半导体结构及其形成方法
【技术领域】
[0001]本发明涉及半导体技术领域，特别涉及一种半导体结构及其形成方法。
【背景技术】
[0002]随着半导体技术的不断发展，半导体器件的尺寸逐渐缩小，使得体硅半导体衬底上形成的晶体管以及CMOS晶体管出现较多的缺陷，例如短沟道效应、穿通效应、栅极控制能力减弱等。为了改善体硅半导体衬底上形成的半导体器件的性能，更多的器件结构受到重视，例如:全耗尽的绝缘层上硅器件、鳍式场效应晶体管(FinFET)、全包围栅纳米线器件以及欧米爺栅极(Omega gate)器件等。
[0003]鳍式场效应晶体管作为一种多栅器件，具有较高的栅极控制能力。现有鳍式场效应晶体管的沟道区域的掺杂离子浓度一般较低，从而使得鳍式场效应晶体管的阈值电压较为稳定；但是与形成体硅CMOS相比，形成N型鳍式场效应晶体管和P型鳍式场效应晶体管，工艺步骤更加复杂，成本更高。
[0004]为了提高N型鳍式场效应晶体管以及P型鳍式场效应晶体管的性能，现有技术可以根据不同类型的鳍式场效应晶体管的载流子，选择不同的材料作为鳍式场效应晶体管的鳍部材料，从而提高形成的鳍式场效应晶体管的性能。但是，与硅衬底相比，采用其他半导体材料作为衬底形成N型或P型鳍式场效应晶体管的成本较高。
[0005]在不提高工艺成本的情况下，鳍式场效应晶体管的性能需要进一步的提高。
【发明内容】
[0006]本发明解决的问题是提供一种半导体结构及其形成方法，提高形成的半导体结构的性能。
[0007]为解决上述问题，本发明提供一种半导体结构的形成方法，包括:提供半导体衬底，所述半导体衬底包括NFET区域和PFET区域；在所述半导体衬底表面依次形成隔离层、位于隔离层表面的牺牲层；刻蚀所述牺牲层和隔离层至半导体衬底表面，在所述PFET区域上形成第一凹槽，在所述NFET区域上形成第二凹槽；在所述第一凹槽和第二凹槽内形成第一过渡层；在所述第一过渡层表面形成填充满第一凹槽、第二凹槽的第一半导体层；去除所述第二凹槽内的第一半导体层，在所述第二凹槽内形成第二过渡层，所述第二过渡层的表面低于隔离层的表面；在所述第二过渡层表面形成第二半导体层；去除所述牺牲层，暴露出第一半导体层和第二半导体层的部分侧壁；形成横跨所述第一半导体层的第一栅极结构和横跨所述第二半导体层的第二栅极结构。
[0008]可选的，还包括:形成所述第一凹槽和第二凹槽后，沿所述第一凹槽和第二凹槽刻蚀半导体衬底，在第一凹槽和第二凹槽底部形成第三凹槽；后续形成的第一过渡层填充满所述第三凹槽，且部分第一过渡层位于所述第一凹槽和第二凹槽内。
[0009]可选的，所述第三凹槽具有Σ形侧壁或弧形侧壁。
[0010]可选的，所述第一凹槽和第二凹槽的顶部宽度大于底部宽度，所述第一凹槽和第二凹槽的侧壁与半导体衬底表面之间的夹角为80°?89°。
[0011]可选的，去除所述第二凹槽内的部分厚度的第一半导体层，剩余部分的第一半导体层的表面低于隔离层的表面，然后在所述剩余的第一半导体层表面形成第二过渡层。
[0012]可选的，所述第二过渡层的晶格常数大于第一半导体层的晶格常数，小于第二半导体层的晶格常数，所述第二半导体层的材料为II1-V族化合物。
[0013]可选的，所述第二半导体层的材料为InAs、InSb、GaSb或InGaAs,所述第二过渡层的材料为InP或InAlAs，所述第一过渡层的材料为SiGe，第一半导体层的材料为Ge。
[0014]可选的，还包括:去除所述牺牲层之后，对所述第一半导体层和第二半导体层进行圆角处理。
[0015]可选的，所述圆角方法包括远端等离子体化学干法刻蚀工艺，所述远端等离子体化学干法刻蚀工艺刻蚀气体包括NF3和NH3, NF3与NH3的流量比为1:20?5:1，刻蚀温度为40摄氏度?80摄氏度，压强为0.5托?50托，功率小于100瓦，频率小于100千赫兹。
[0016]可选的，所述圆角方法包括退火处理，所述退火处理在H2氛围下进行，温度为800。。?1500。。。
[0017]可选的，采用原位掺杂工艺，使所述第一过渡层内具有P型掺杂离子、使所述第一半导体层内具有N型掺杂离子、使所述第二过渡层内具有N型掺杂离子、使所述第二半导体层内具有P型彳多杂尚子。
[0018]为解决上述问题，本发明还提供一种采用上述方法形成的半导体结构，所述半导体结构包括:半导体衬底，所述半导体衬底包括NFET区域和PFET区域；位于所述半导体衬底表面的隔离层，所述隔离层内具有位于所述PFET区域上的第一凹槽，位于所述NFET区域上的第二凹槽；位于所述第一凹槽和第二凹槽内的第一过渡层；位于第一凹槽内的第一过渡层表面的第一半导体层，且所述第一半导体层的顶部表面高于隔离层表面；位于第二凹槽内的第一过渡层上的第二过渡层，所述第二过渡层的表面低于隔离层的表面；位于所述第二过渡层表面的第二半导体层，且所述第二半导体层的顶部表面高于隔离层表面；横跨所述第一半导体层的第一栅极结构和横跨所述第二半导体层的第二栅极结构。
[0019]可选的，还包括:位于第一凹槽和第二凹槽下方的半导体衬底内的第三凹槽，所述第一过渡层填充满所述第三凹槽，且部分第一过渡层位于所述第一凹槽和第二凹槽内。
[0020]可选的，所述第三凹槽具有Σ形侧壁或弧形侧壁。
[0021]可选的，所述第一凹槽和第二凹槽的顶部宽度大于底部宽度，所述第一凹槽和第二凹槽的侧壁与半导体衬底表面之间的夹角为80°?89°。
[0022]可选的，所述第二凹槽内的第二过渡层与第一过渡层之间具有第一半导体材料层，所述第一半导体材料层的材料与第一半导体层的材料相同。
[0023]可选的，所述第二过渡层的晶格常数大于第一半导体材料层的晶格常数，小于第二半导体层的晶格常数，所述第二半导体层的材料为II1-V族化合物。
[0024]可选的，所述第二半导体层的材料为InAs、InSb、GaSb或InGaAs,所述第二过渡层的材料为InP或InAlAs，所述第一过渡层的材料为SiGe，第一半导体层的材料为Ge。
[0025]可选的，所述第一半导体层和第二半导体层顶部与侧壁的衔接处为圆弧状。
[0026]可选的，所述第一过渡层内具有P型掺杂离子，所述第一半导体层内具有N型掺杂离子，所述第二过渡层内具有N型掺杂离子，所述第二半导体层内具有P型掺杂离子。
[0027]与现有技术相比，本发明的技术方案具有以下优点:
[0028]本发明的技术方案中，在PFET区域上形成第一凹槽，在所述NFET区域上形成第二凹槽，然后在所述第一凹槽和第二凹槽内形成第一过渡层后，在所述第一过渡层表面形成第一半导体层。形成第一缓冲层可以降低第一半导体层与下层材料层之间的晶格常数差距，从而降低形成的第一半导体层内的晶格缺陷，后续将所述第一半导体层作为P型鳍式场效应晶体管的鳍部，可以提高形成的P型鳍式场效应晶体管的性能。然后，去除所述NFET区域上的第一半导体层，再在所述第二凹槽内形成第二过渡层和位于所述第二过渡层表面的第二半导体层，所述第二过渡层可以降低第二半导体层与下层材料层之间的晶格常数差距，从而降低形成的第二半导体层内的晶格缺陷，后续将所述第二半导体层作为N型鳍式场效应晶体管的鳍部，可以提高形成的N型鳍式场效应晶体管的性能。并且，采用外延工艺形成所述第一半导体层和第二半导体层，可以确保不同区域上的第一半导体层的高度相同，不同区域上的第二半导体层的高度相同，从而使得形成的不同区域的P型鳍式场效应晶体管的沟道宽度相同，不同区域的N型鳍式场效应晶体管的沟道宽度相同。
[0029]进一步，在形成所述第一凹槽和第二凹槽后，在第一凹槽和第二凹槽底部形成第三凹槽，所述第一过渡层填充满所述第三凹槽，且部分第一过渡层位于所述第一凹槽和第二凹槽内，所述第三凹槽可以具有弧形或Σ形侧壁。所述第一过渡层与半导体衬底的界面上，由于晶格不匹配，会存在位错等缺陷。但是由于所述第三凹槽的侧壁为Σ型或弧形，所述第一过渡层与半导体衬底的界面上的位错具有多个方向，部分相反方向上的位错会相互抵消，使得第一过渡层与半导体衬底界面上的位错减少，并且，随着所述第一过渡层厚度的增加，所述第一过渡层内的缺陷逐渐减小，直至缺陷消失。