半导体结构的形成方法
【专利摘要】本发明提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上依次形成缓冲层、第一绝缘层以及硬掩膜层；以所述硬掩膜层为掩膜，刻蚀所述第一绝缘层、缓冲层和衬底，在所述衬底、缓冲层、第一绝缘层以及硬掩膜层中形成凹槽；在所述凹槽中填充电极材料层，至覆盖所述硬掩膜层表面；对所述电极材料层和硬掩膜层进行化学机械研磨，去除及硬掩膜层上的电极材料层，剩余的位于凹槽中的电极材料层形成电极层。本发明先在所述凹槽中填充电极材料层，再对电极材料层和硬掩膜层进行化学机械研磨。化学机械研磨基本不会对所述缓冲层造成影响。在形成所述电极层之后，缓冲层依然保持较好的形貌，使本发明所形成的半导体电容器具有较好的性能。
【专利说明】
半导体结构的形成方法
技术领域
[0001]本发明涉及半导体领域，具体涉及一种半导体结构的形成方法。
【背景技术】
[0002]CMOS图像传感器是目前市场上常见的半导体传感器，广泛应用于手机、平板电脑、指纹识别等领域。采用3D IC技术制作CMOS图像传感器已经成为本领域研究的热点。采用3D IC技术制作CMOS图像传感器，在底部晶圆中需要形成半导体电容器。通常半导体电容器的电极板均形成于衬底中的深沟槽中。
[0003]请参考图1和图2，是现有技术一种半导体电容器制作方法的示意图。首先参考图1，其中衬底01为经过掺杂后的有源衬底，在衬底01上形成有缓冲层02、绝缘层03以及硬掩膜层04。所述绝缘层03用于保护衬底01以及衬底01中的电极板，并使衬底01以及衬底01中的电极板与衬底01上的器件绝缘，所述缓冲层02用于增强绝缘层03与衬底01之间的结合性，以所述硬掩膜层04为掩膜，刻蚀所述绝缘层03、缓冲层02以及衬底01，在所述绝缘层03、缓冲层02以及衬底01中形成凹槽05。所述凹槽用于填充电极材料，以形成电极板。
[0004]参考图2，在形成凹槽05后，需要去除所述硬掩膜层04，通常所述硬掩膜层04和所述缓冲层02均为氧化硅材料构成。如图2所示，现有技术常用湿法刻蚀去除硬掩膜层04，以确保在绝缘层03上表面凹凸不平处的硬掩膜层04被去除干净。但是在去除硬掩膜层04的过程中，所述凹槽05暴露出缓冲层02的侧壁，所述缓冲层02也容易被侵蚀，使得凹槽05的侧壁形成如圈中所示的缺口。在所述凹槽05中形成电极层之后，所述缺口中也形成了电极层，使电极层在缺口位置产生凹凸不平的缺陷，可能影响电极板之间的电容值，甚至造成电极板的断路，同时也可能减小衬底01与绝缘层03之间的结合性，使半导体电容器产生缺陷。
【发明内容】
[0005]本发明解决的问题是提供一种半导体结构的形成方法，改善半导体电容器中缓冲层的形貌，进而提高半导体电容器的性能。
[0006]为解决上述问题，本发明提供一种半导体结构的形成方法，包括:
[0007]提供衬底；
[0008]在所述衬底上依次形成缓冲层、第一绝缘层以及硬掩膜层；
[0009]以所述硬掩膜层为掩膜，刻蚀所述第一绝缘层、缓冲层和衬底，在所述衬底、缓冲层、第一绝缘层以及硬掩膜层中形成凹槽；
[0010]在所述凹槽中填充电极材料层，至覆盖所述硬掩膜层表面；
[0011]对所述电极材料层和硬掩膜层进行化学机械研磨，去除硬掩膜层上的电极材料层，剩余的位于凹槽中的电极材料层用于形成电极层。
[0012]可选的，在所述化学机械研磨的步骤包括:采用KOH或NH4OH作为研磨液。
[0013]可选的，所述化学机械研磨的步骤中，研磨头的转速在60转每分钟以上。
[0014]可选的，化学机械研磨还去除部分厚度的硬掩膜层，所述形成方法在化学机械研磨会后还包括:通过干法刻蚀去除剩余的硬掩膜层。
[0015]可选的，所述半导体结构用于形成电容器，在提供衬底之后，在所述衬底上形成缓冲层之前，对所述衬底进行掺杂，使所述衬底的部分区域形成掺杂区；
[0016]在所述衬底、缓冲层、第一绝缘层以及硬掩膜层中形成凹槽的步骤中，所述凹槽位于所述衬底的掺杂区中。
[0017]可选的，在所述第一绝缘层上形成硬掩膜层的步骤中，在所述硬掩膜层中形成露出第一绝缘层的开口；
[0018]在以所述硬掩膜层为掩膜，刻蚀所述第一绝缘层、缓冲层和衬底，在所述衬底、缓冲层、第一绝缘层以及硬掩膜层中形成凹槽的步骤中，刻蚀所述开口露出的第一绝缘层、缓冲层和衬底。
[0019]可选的，在所述衬底、缓冲层、第一绝缘层以及硬掩膜层中形成凹槽之后，在所述凹槽中填充电极材料层之前，所述形成方法还包括:
[0020]在所述凹槽内表面以及所述硬掩膜层上形成第二绝缘层；
[0021]在所述凹槽中填充电极材料层的步骤包括:在形成有第二绝缘层的凹槽中填充电极材料层。
[0022]可选的，所述第二绝缘层包括:依次形成的氧化硅层和氮化硅层。
[0023]可选的，所述缓冲层的材料为氧化硅。
[0024]可选的，所述缓冲层的厚度在25到150埃的范围内。
[0025]可选的，所述硬掩膜层的材料为氧化硅。
[0026]可选的，所述硬掩膜层的厚度在7000到17000埃的范围内。
[0027]可选的，所述电极层的材料为多晶硅。
[0028]可选的，所述凹槽的深度在5.7微米到9微米的范围内。
[0029]可选的，刻蚀所述第一绝缘层、缓冲层和衬底，以形成凹槽的步骤中，刻蚀所述第一绝缘层、缓冲层和衬底的方法为干法刻蚀工艺。
[0030]与现有技术相比，本发明的技术方案具有以下优点:本发明在所述衬底上依次形成缓冲层、第一绝缘层以及硬掩膜层；以所述硬掩膜层为掩膜，刻蚀所述第一绝缘层、缓冲层和衬底，在所述衬底、缓冲层、第一绝缘层以及硬掩膜层中形成凹槽，所述凹槽中填充电极材料层之后，对所述硬掩膜层和电极材料层进行化学机械研磨。在化学机械研磨的过程中，缓冲层与所述硬掩膜层之间有第一绝缘层作为阻挡，缓冲层的顶部和侧壁分别在第一绝缘层和电极材料层的覆盖下，化学机械研磨基本不会对所述缓冲层造成影响。在形成所述电极层之后，缓冲层依然保持较好的形貌，因此，衬底与第一绝缘层之间的结合性较好，并且所述电极层在缓冲层附近不会产生凹凸不平的缺陷，这样本实施例所形成的半导体电容器具有较好的性能。
【附图说明】
[0031]图1至图2是现有技术一种半导体电容器制作方法的示意图；
[0032]图3至图11是本发明半导体结构的形成方法一实施例的示意图。
【具体实施方式】
[0033]现有技术半导体电容器制作方法中，去除硬掩膜层的步骤容易损伤缓冲层，降低半导体电容器的性能。
[0034]为了解决上述技术问题，本发明提出一种半导体结构的形成方法，包括:提供衬底；在所述衬底上依次形成缓冲层、第一绝缘层以及硬掩膜层；以所述硬掩膜层为掩膜，刻蚀所述第一绝缘层、缓冲层和衬底，在所述衬底、缓冲层、第一绝缘层以及硬掩膜层中形成凹槽；在所述凹槽中填充电极材料层，至覆盖所述硬掩膜层表面；对所述电极材料层和硬掩膜层进行化学机械研磨，去除硬掩膜层上的电极材料层，剩余的位于凹槽中的电极材料层用于形成电极层。
[0035]本发明先在所述凹槽中填充电极材料层，至覆盖所述硬掩膜层表面；对所述电极材料层和硬掩膜层进行化学机械研磨，在对所述电极材料层和硬掩膜层进行化学机械研磨的过程中，缓冲层的侧壁和顶部在电极材料层和第一绝缘层的覆盖下，化学机械研磨基本不会对所述缓冲层造成影响。在形成所述电极层之后，缓冲层依然保持较好的形貌，因此，衬底与第一绝缘层之间的结合性较好，并且，所述电极层在缓冲层附近不会产生凸起的缺陷，这样本实施例所形成的半导体电容器具有较好的性能。
[0036]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0037]参考图3至图11，示出了半导体结构的形成方法一实施例的示意图。
[0038]参考图3，提供衬底100。
[0039]在本实施例中，所述衬底100位于晶圆上，所述衬底100为单晶娃衬底，在其他实施例中，所述衬底还可以为多晶硅衬底、非晶硅衬底、锗硅衬底或绝缘体上硅衬底等其它半导体衬底，对此本发明不做任何限制。
[0040]在本实施例中，参考图4，在提供衬底100之后，在所述衬底100中形成多个浅沟槽隔离结构101，用于将衬底100分隔成多个区域，然后对衬底100的多个区域进行掺杂，在衬底100中形成多个掺杂区。相邻的两个浅沟槽隔离结构101之间为一个掺杂区，用作半导体电容器的阳极极板。但是本发明对是否形成所述浅沟槽隔离结构不做限制。
[0041]参考图4，在所述衬底100上依次形成缓冲层102、第一绝缘层103以及硬掩膜层104。
[0042]所述第一绝缘层103用于将衬底100与第一绝缘层103上方的其他半导体结构绝缘，以保证作为半导体电容器阳极极板的掺杂区不容易发生漏电。
[0043]所述缓冲层102用于加强第一绝缘层103和衬底100之间的结合力，使第一绝缘层103及其上方的其他半导体结构牢固地形成于衬底100上。此外，第一绝缘层103通常具有较大的应力，在第一绝缘层103和衬底100之间形成缓冲层102还可以缓冲所述第一绝缘层103与衬底100之间的应力，以保护衬底100。
[0044]需要说明的是，如果所述缓冲层102的厚度过大，则所形成的半导体结构的厚度也会相应增大，如果所述缓冲层102的厚度过小，则难以起到加强衬底100与第一绝缘层103之间结合力的作用。因此，在本实施例中，所述缓冲层102的厚度在25到150埃的范围内。
[0045]所述硬掩膜层104用作刻蚀所述第一绝缘层103、缓冲层102以及衬底100的掩膜，在所述第一绝缘层103、缓冲层102以及衬底100中形成的凹槽深度较大，因此需要刻蚀速度相对衬底100的刻蚀速度较慢的硬掩膜层104作为掩膜，此外，采用硬掩膜层104作为掩膜能够改善所形成的凹槽侧壁的形貌。
[0046]如果所述硬掩膜层104的厚度过大，则后续去除硬掩膜层104的难度较大，如果所述硬掩膜层104的厚度过小，则可能在后续刻蚀形成凹槽时，在凹槽深度还没有达到预定值时，硬掩膜层104消耗殆尽影响刻蚀过程的进行。因此，在本实施例中，所述硬掩膜层104的厚度在7000到17000埃的范围内。
[0047]在本实施例中，采用化学气相沉积法形成所述缓冲层102、第一绝缘层103以及硬掩膜层104。所述缓冲层102的材料为氧化硅，所述第一绝缘层103的材料为氮化硅，所述硬掩膜层104的材料为氧化硅。但是本发明对所述缓冲层102、第一绝缘层103以及硬掩膜层104的具体材料不做限制。
[0048]结合参考图5、图6、图7，以所述刻蚀后的硬掩膜层104为掩膜，刻蚀所述第一绝缘层103、缓冲层102和衬底100，在所述衬底100、缓冲层102、第一绝缘层103以及硬掩膜层104中形成凹槽107。
[0049]需要说明的是，所述凹槽107用于形成半导体电容器的电极层，所述电极层用于与衬底100中的掺杂区分别构成半导体电容器的两个电极，因此所述凹槽107形成于所述衬底100的掺杂区中。
[0050]在本实施例中，首先参考图5，在所述硬掩膜层104上依次形成多晶硅层105和光阻层106，所述光阻层106上具有对应凹槽形状的图形。
[0051]所述多晶硅层105用作图形转移到硬掩膜层104的掩膜层，能够提高图形转移的精度。但是本发明对是否形成所述多晶硅层105不做限制。
[0052]参考图6，以所述光阻层106为掩膜，刻蚀所述多晶硅层105，将所述对应凹槽形状的图形转移到多晶硅层105上，再以所述多晶硅层105为掩膜，刻蚀所述硬掩膜层104，将所述对应凹槽形状的图形转移到硬掩膜层104上。
[0053]结合参考图6、图7，以所述硬掩膜层104为掩膜，刻蚀所述第一绝缘层103、缓冲层102和衬底100，在所述衬底100、缓冲层102、第一绝缘层103以及硬掩膜层104中形成凹槽107。在刻蚀所述第一绝缘层103、缓冲层102和衬底100的过程中，多晶硅层105被刻蚀干净，硬掩膜层104也被刻蚀去除掉一定的厚度。
[0054]在本实施例中，刻蚀所述第一绝缘层103、缓冲层102和衬底100的方法为干法刻蚀工艺。
[0055]在本实施例中，所述凹槽107的深度Hl在5.7微米到9微米的范围内。但是本发明对所述凹槽107的深度不做限制。需要说明的是，所述凹槽107在衬底100中的深度H2在5微米到8微米的范围内。
[0056]参考图8，在所述凹槽107内表面以及所述硬掩膜层104上形成第二绝缘层108。
[0057]所述第二绝缘层108的作用是作为半导体电容器的介电层，因此需要介电常数较高的材料形成。在本实施例中，所述第二绝缘层108包括:依次形成的氧化硅层和氮化硅层，这样的复合层同时具有较高的介电常数以及较好的绝缘性，但是本发明对所述第二绝缘层108的结构不做限制，在其他实施例中，所述第二绝缘层108还可以为单层结构，例如所述第二绝缘层108为氧化硅层或氮化硅层。
[0058]参考图9，在所述凹槽107中填充电极材料层109，至覆盖所述硬掩膜层104表面。
[0059]在本实施例中，由于所述硬掩膜层104上还形成有第二绝缘层108，所述电极材料层109覆盖所述第二绝缘层108表面。
[0060]在本实施例中，所述电极材料层109的材料为多晶娃，但是本发明对此不作限制，在其他实施例中，所述电极材料层109的材料还可以为金属。
[0061]需要说明的是，本实施例中，所述电极材料层109在所述硬掩膜层104表面之上的厚度在2000到3000埃的范围内。
[0062]结合参考图10、图11，对所述电极材料层109和硬掩膜层104进行化学机械研磨，去除硬掩膜层104上的电极材料层109以及部分厚度的硬掩膜层104，剩余的位于凹槽107中的电极材料层109形成电极层110。所述电极层110用作半导体电容器的阴极极板，与所述衬底100中的掺杂区分别用作半导体电容器的两个电极。
[0063]在化学机械研磨的过程中，覆盖在硬掩膜层104表面的电极材料层109被化学机械研磨所述去除。第一绝缘层103的材料为氮化硅，难以被化学机械研磨去除，因此第一绝缘层103用作化学机械研磨的停止层。缓冲层102与所述硬掩膜层104之间有第一绝缘层103阻挡，凹槽107中也填充满电极材料层109，因此缓冲层102的顶部和侧壁分别在所述第一绝缘层103与电极材料层109的覆盖下，化学机械研磨基本不会对所述缓冲层102造成影响，缓冲层102与电极层110接触的位置也不会产生缺口。在形成所述电极层110之后，缓冲层102依然保持较好的形貌。
[0064]具体地，本实施例中，将所述衬底100所在的晶圆放置于研磨平台上，对所述硬掩膜层104上的电极材料层109、硬掩膜层104以及硬掩膜层104上的第二绝缘层108进行化学机械研磨，去除所述硬掩膜层104上的电极材料层109、硬掩膜层104上的第二绝缘层108以及部分厚度的硬掩膜层104。
[0065]在化学机械研磨的过程中，所述化学机械研磨的工艺参数包括:采用的研磨液为KOH或ΝΗ40Η。研磨头的转速在60转每分钟以上。但是本发明对化学机械研磨的工艺条件不做限制。
[0066]需要说明的是，本实施例化学机械研磨中，化学机械研磨去除电极材料层109、硬掩膜层104以及硬掩膜层104上的第二绝缘层108的速度在40?5500埃/min的范围内。其中，KOH或NH4OH的研磨液对氧化硅的硬掩膜层104去除速度较快，对多晶硅的电极材料层109去除速度较慢。而本实施例中硬掩膜层104的厚度比覆盖在硬掩膜层104表面的电极材料层109厚度更大，因此，本实施例采用了 KOH或NH4OH作为研磨液，以提高化学机械研磨的效率。
[0067]本实施例中，化学机械研磨的过程持续时间在2到10分钟。但是本发明对此不作限制，在其他实施例中，还可以分别针对电极材料层109、第二绝缘层108和硬掩膜层104采用适合的研磨液，以加快研磨速度。
[0068]需要说明的是，由于化学机械研磨的研磨量较难控制，因此本实施例中，在化学机械研磨去除部分厚度的硬掩膜层104后，剩余的硬掩膜层104作为缓冲，可以防止化学机械研磨损伤硬掩膜层104下方的衬底100。在本实施例中，剩余的硬掩膜层104厚度在500到1000埃的范围内。但是本发明对此不做限制，在其他实施例中，可以在化学机械研磨的过程中将所述硬掩膜层104全部去除。
[0069]结合参考图11，对所述化学机械研磨后的表面进行干法刻蚀，以去除剩余的硬掩月旲层104。
[0070]所述干法刻蚀将剩余的作为缓冲的硬掩膜层104去除干净，并且将位于第一绝缘层103上的部分电极层110和第二绝缘层108去除。
[0071]综上，在本实施例中，在所述凹槽107中填充电极材料层109之后，通过化学机械研磨的方法去除硬掩膜层104上的电极材料层109以及部分厚度的电极材料层109。在化学机械研磨的过程中，缓冲层102与所述硬掩膜层104之间有第一绝缘层103阻挡，缓冲层102的侧壁也被电极材料层109覆盖，化学机械研磨基本不会对所述缓冲层102造成影响。在干法刻蚀去除剩余的硬掩膜层104的过程中，缓冲层102的侧壁被电极层110覆盖，所述缓冲层102也不会受到干法刻蚀的影响，在形成所述电极层110之后，缓冲层102依然保持较好的形貌，不会在与电极层110接触的部分产生缺口。这样，本实施例半导体结构的形成方法避免了现有技术中，由于凹槽暴露出缓冲层的侧壁，湿法刻蚀去除硬掩膜层造成缓冲层损伤。因此，衬底100与第一绝缘层103之间的结合性较好，并且，所述电极层110在缓冲层102附近不会产生凹凸不平的缺陷，不会影响半导体电容器的电容值，这样本实施例所形成的半导体电容器具有较好的性能。
[0072]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种半导体结构的形成方法，其特征在于，包括: 提供衬底； 在所述衬底上依次形成缓冲层、第一绝缘层以及硬掩膜层； 以所述硬掩膜层为掩膜，刻蚀所述第一绝缘层、缓冲层和衬底，在所述衬底、缓冲层、第一绝缘层以及硬掩膜层中形成凹槽； 在所述凹槽中填充电极材料层，至覆盖所述硬掩膜层表面； 对所述电极材料层和硬掩膜层进行化学机械研磨，去除硬掩膜层上的电极材料层，剩余的位于凹槽中的电极材料层用于形成电极层。2.如权利要求1所述的形成方法，其特征在于，在所述化学机械研磨的步骤包括:采用KOH或NH4OH作为研磨液。3.如权利要求1所述的形成方法，其特征在于，所述化学机械研磨的步骤中，研磨头的转速在60转每分钟以上。4.如权利要求1所述的形成方法，其特征在于，化学机械研磨还去除部分厚度的硬掩膜层，所述形成方法在化学机械研磨会后还包括:通过干法刻蚀去除剩余的硬掩膜层。5.如权利要求1所述的形成方法，其特征在于，所述半导体结构用于形成电容器，在提供衬底之后，在所述衬底上形成缓冲层之前，对所述衬底进行掺杂，使所述衬底的部分区域形成掺杂区； 在所述衬底、缓冲层、第一绝缘层以及硬掩膜层中形成凹槽的步骤中，所述凹槽位于所述衬底的掺杂区中。6.如权利要求1所述的形成方法，其特征在于，在所述第一绝缘层上形成硬掩膜层的步骤中，在所述硬掩膜层中形成露出第一绝缘层的开口 ； 在以所述硬掩膜层为掩膜，刻蚀所述第一绝缘层、缓冲层和衬底，在所述衬底、缓冲层、第一绝缘层以及硬掩膜层中形成凹槽的步骤中，刻蚀所述开口露出的第一绝缘层、缓冲层和衬底。7.如权利要求1所述的形成方法，其特征在于，在所述衬底、缓冲层、第一绝缘层以及硬掩膜层中形成凹槽之后，在所述凹槽中填充电极材料层之前，所述形成方法还包括: 在所述凹槽内表面以及所述硬掩膜层上形成第二绝缘层； 在所述凹槽中填充电极材料层的步骤包括:在形成有第二绝缘层的凹槽中填充电极材料层。8.如权利要求7述的形成方法，其特征在于，所述第二绝缘层包括:依次形成的氧化硅层和氮化娃层。9.如权利要求1所述的形成方法，其特征在于，所述缓冲层的材料为氧化硅。10.如权利要求1所述的形成方法，其特征在于，所述缓冲层的厚度在25到150埃的范围内。11.如权利要求1所述的形成方法，其特征在于，所述硬掩膜层的材料为氧化硅。12.如权利要求1所述的形成方法，其特征在于，所述硬掩膜层的厚度在7000到17000埃的范围内。13.如权利要求1所述的形成方法，其特征在于，所述电极层的材料为多晶硅。14.如权利要求1所述的形成方法，其特征在于，所述凹槽的深度在5.7微米到9微米的范围内。15.如权利要求1所述的形成方法，其特征在于，刻蚀所述第一绝缘层、缓冲层和衬底，以形成凹槽的步骤中，刻蚀所述第一绝缘层、缓冲层和衬底的方法为干法刻蚀工艺。
【文档编号】H01L27/146GK105826333SQ201510012082
【公开日】2016年8月3日
【申请日】2015年1月9日
【发明人】陈政, 丁敬秀, 包德君, 王伟
【申请人】中芯国际集成电路制造(上海)有限公司