半导体元件及其制造方法

半导体元件及其制造方法
【专利摘要】本发明公开了一种半导体元件及其制造方法。半导体元件包括基底、多个鳍状结构、多个导体衬层、电荷储存层、多个第一导体层以及多个填充柱。鳍状结构位于基底上，相邻两个鳍状结构之间具有沟道。导体衬层位于基底上。每一导体衬层覆盖鳍状结构的部分侧壁及部分顶面。电荷储存层位于鳍状结构与导体衬层之间。第一导体层位于基底上且覆盖导体衬层，并与鳍状结构部分顶面上的导体衬层电性连接。填充柱位于沟道中，且位于导体衬层与第一导体层之间。
【专利说明】
半导体元件及其制造方法
技术领域
[0001]本发明是有关于一种半导体元件及其制造方法。
【背景技术】
[0002]随着半导体元件的集成化，为了达到高密度以及高效能的目标，在制造半导体元件时，倾向形成向上叠层的结构，以更有效利用晶圆面积。因此，具有高深宽比(highaspect rat1)的半导体结构经常出现在小尺寸元件中。举例而言，上述半导体结构例如是包括高深宽比的沟道。
[0003]一般而言，在制造上述元件时包括将导体层填入高深宽比的沟道。然而，由于导体层本身的沟填(gap filling)能力不佳，因此容易在沟道中形成分散不均的孔洞(void)，造成半导体元件在电性测试时有不良的影响。并且，上述孔洞会使得沟道两旁产生不平衡的应力，造成沟道之间的半导体结构产生微变形(microbending)，进而导致后续光刻工艺上对准(alignment)的困难度增加。因此，如何避免在高深宽比的沟道中产生孔洞，以及防止半导体结构产生微变形的现象，为当前所需研究的课题。

【发明内容】

[0004]本发明提供一种半导体元件的制造方法，可避免半导体结构产生微变形的现象。
[0005]本发明提供一种半导体元件。半导体元件包括基底、多个鳍状结构、多个导体衬层、电荷储存层、多个第一导体层以及多个填充柱。上述鳍状结构位于基底上，相邻两个鳍状结构之间具有沟道。上述导体衬层位于基底上，每一导体衬层覆盖鳍状结构的部分侧壁及部分顶面。上述电荷储存层位于鳍状结构与导体衬层之间。上述第一导体层位于基底上且覆盖导体衬层，并与鳍状结构部分顶面上的导体衬层电性连接。上述填充柱位于沟道中，且位于导体衬层与第一导体层之间。
[0006]在本发明的一实施例中，上述填充柱的表面实质上与导体衬层的表面齐平。
[0007]在本发明的一实施例中，上述填充柱的材料包括氮化硅、氧化硅、旋涂式玻璃(SOG)或其组合。
[0008]在本发明的一实施例中，上述导体衬层以及第一导体层共同做为字线或位线。
[0009]本发明还提供一种半导体元件，其包括基底、多个鳍状结构、多个复合导体层以及多个填充柱。上述鳍状结构位于基底上，相邻两个鳍状结构之间具有沟道。上述复合导体层位于基底上，每一复合导体层覆盖鳍状结构的部分侧壁及部分顶面。上述填充柱位于沟道中，且位于每一复合导体层之内。
[0010]在本发明的一实施例中，上述填充柱的沟填能力较复合导体层佳。
[0011]在本发明的一实施例中，每一鳍状结构沿着第一方向延伸，每一复合导体层沿着第二方向延伸，且第一方向与第二方向不同。
[0012]本发明提供一种半导体元件的制造方法，其包括以下步骤:提供基底；于基底上形成多个鳍状结构；相邻两个鳍状结构之间具有沟道；于基底上形成多个导体衬层；每一导体衬层覆盖鳍状结构的部分侧壁及部分顶面；于鳍状结构与导体衬层之间形成电荷储存层；于基底上形成多个第一导体层；第一导体层覆盖导体衬层，且与鳍状结构部分顶面上的导体衬层电性连接；于沟道中形成多个填充柱；填充柱位于导体衬层与第一导体层之间。
[0013]在本发明的一实施例中，上述于基底上形成导体衬层、第一导体层以及于沟道中形成填充柱的步骤还包括以下步骤:于电荷储存层上形成第一导体材料层；于沟道中形成多个填充层；于第一导体材料层以及填充层上形成第二导体材料层；图案化第一导体材料层、填充层以及第二导体材料层，以形成导体衬层、填充柱以及第一导体层。
[0014]在本发明的一实施例中，上述移除鳍状结构的顶面的填充材料层的方法包括回刻蚀法或化学机械研磨法。
[0015]基于上述，本发明通过在高深宽比的沟道中先形成导体衬层，并于沟道中填入填充层后，再形成覆盖导体衬层的第一导体层。由于填充层的沟填能力较佳，因此在填入沟道时可减少孔洞的产生。并且，上述填充层于沟道中可做为支撑柱，以提供较高的阻力(resistance)，防止沟道之间的半导体结构产生微变形。
[0016]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
【附图说明】
[0017]图1为依照本发明的一实施例所绘示的半导体元件的上视示意图。
[0018]图2为沿图1的A-A’线所绘示的半导体元件的剖面示意图。
[0019]图3A至图3G为依照本发明的一实施例所绘示的半导体元件的制造方法的剖面示意图。
[0020]图4A和图4B为依照本发明的另一实施例所绘示的半导体元件的制造方法的剖面示意图。
[0021]【符号说明】
[0022]10:基底
[0023]12、12a、16、16a:介电层
[0024]14、14a、34a:导体层
[0025]18、18a:复合层
[0026]20、20a:硬掩模层
[0027]22:电荷储存层
[0028]32、34:导体材料层
[0029]32a:导体衬层
[0030]36a:复合导体层
[0031]40:填充材料层
[0032]40a、40b:填充层
[0033]40c:填充柱
[0034]50:图案化的光刻胶层
[0035]100、200、300:半导体元件
[0036]101:鳍状结构
[0037]A-A ’ -M
[0038]D1、D2:方向
[0039]T:沟道
【具体实施方式】
[0040]图1为依照本发明的一实施例所绘示的半导体元件100的上视示意图。图2为沿图1的A-A’线所绘示的半导体元件100的剖面示意图。
[0041]请参照图1和图2，半导体元件100包括基底10、图案化的介电层12a、多个鳍状结构101、电荷储存层22、多个复合导体层36a以及多个填充柱40c。基底10可包括半导体材料、绝缘体材料、导体材料或上述材料的任意组合。基底10的材质例如是选自于由S1、Ge、SiGe、GaP、GaAs、SiC、SiGeC, InAs与InP所组成的群组中的至少一种物质所构成的材质或任何适合用于本发明工艺的物理结构。基底10包括单层结构或多层结构。此外，也可使用绝缘层上娃(silicon on insulator, SOI)基底。基底10例如是娃或娃化锗。
[0042]图案化的介电层12a位于基底10上。介电层12a包括氧化物、氮化物、氮氧化物或是介电常数小于4的低介电常数材料。在一实施例中，介电层12a例如是底氧化层(bottomoxide layer，BOX)。介电层12a的厚度例如是介于500埃至3000埃之间。
[0043]多个鳍状结构101位于介电层12a上。每一鳍状结构101沿着第一方向Dl延伸。相邻两个鳍状结构101之间具有沟道T。沟道T可以是任意长度、宽度、形状的沟道。沟道T可为宽沟道或窄沟道。在一实施例中，沟道T的宽度例如是介于100埃至500埃之间；深度例如是介于0.1 μπι至3μηι之间。换言之，沟道T具有较大的深宽比。在一实施例中，沟道T的深宽比例如是介于10至40之间。沟道T的剖面可为任意形状，例如是V型、U型、菱形或其组合，但本发明不以此为限。
[0044]每一鳍状结构101例如是叠层结构，包括多个导体层14a以及多个介电层16a。多个导体层14a与多个介电层16a相互交替。在一实施例中，导体层14a位于介电层12a上，且介电层16a位于导体层14a上，但本发明不以此为限。在另一实施例中，介电层16a也可以是位于介电层12a上。导体层14a与介电层16a相互交替的往基底10上方叠层，以形成多个鳍状结构101。在一实施例中，每一导体层14a与每一介电层16a例如是形成复合层18a。换言之，每一鳍状结构101例如是包括多个复合层18a。介电层16a可与介电层12a的材料相同或相异。介电层16a的材料可以包括氧化物、氮化物、氮氧化物或是介电常数小于4的低介电常数材料。介电层16a的厚度例如是介于100埃至500埃之间。导体层14a的材料包括未掺杂的半导体或是经掺杂的半导体，例如是多晶硅或是掺杂的多晶硅。导体层14a的厚度例如是介于100埃至500埃之间。在一实施例中，导体层14a例如是做为半导体元件100的位线或字线。另外，在此实施例中，鳍状结构101例如是由彼此相互交替的多晶硅层及氧化层所组成。
[0045]请继续参照图2，每一鳍状结构101可以选择性地更包括硬掩模层20a。硬掩模层20a例如是位于鳍状结构101的最上层，但本发明不以此为限。硬掩模层20a可为单层或多层。硬掩模层20a的材料例如是氧化硅、氮化硅或其他合适的材料。硬掩模层20a的厚度例如是介于100埃至500埃之间。
[0046]电荷储存层22位于多个鳍状结构101上，且覆盖每一鳍状结构101的顶面以及侧壁。电荷储存层22的材料包括氮化硅、氧化硅或其组合。电荷储存层22可以是单层或多层。在一实施例中，电荷储存层22例如是单层的氧化硅层。在另一实施例中，电荷储存层22例如是由氧化层/氮化层/氧化层(Oxide-Nitride-Oxide，0N0)所构成的复合层。电荷储存层22的厚度例如是介于100埃至400埃之间。
[0047]多个复合导体层36a位于电荷储存层22上。每一复合导体层36a沿着第二方向D2延伸。第二方向D2与第一方向Dl不同。第二方向D2例如是与第一方向Dl正交。每一复合导体层36a覆盖鳍状结构101的部分侧壁及部分顶面。在一实施例中，每一复合导体层36a包括导体衬层32a以及导体层34a，但本发明不以此为限。在其他的实施例中，复合导体层36a也可以是包括三层或更多层。复合导体层36a例如是做为半导体元件100的字线或位线。值得注意的是，当复合导体层36a例如是做为半导体元件100的字线时，位于鳍状结构101中的导体层14a则做为位线。同理，当复合导体层36a例如是做为半导体元件100的位线时，位于鳍状结构101中的导体层14a则做为字线。
[0048]导体衬层32a位于电荷储存层22上。每一导体衬层32a覆盖电荷储存层22的部分侧壁及部分顶面。换言之，每一导体衬层32a覆盖鳍状结构101的部分侧壁及部分顶面。在本发明的一实施例中，上述覆盖鳍状结构101的部分侧壁的导体衬层32a例如是位于沟道T中。每一导体衬层32a沿着第二方向D2延伸。导体衬层32a的材料例如是多晶娃、N+掺杂多晶硅、P+掺杂多晶硅、金属材料或其组合。导体衬层32a的厚度例如是介于50埃至300埃之间。
[0049]导体层34a位于导体衬层32a上，且覆盖导体衬层32a。每一导体层34a与鳍状结构101部分顶面上的导体衬层32a电性连接。在一实施例中，部分导体层34a例如是延伸至沟道T中。导体层34a的材料例如是多晶硅、N+掺杂多晶硅、P+掺杂多晶硅、金属材料或其组合。导体层34a的厚度例如是介于100埃至1500埃之间。每一导体层34a与每一导体衬层32a例如是共同做为半导体元件100的字线或位线。
[0050]多个填充柱40c位于沟道T中。并且，每一填充柱40c例如是位于每一导体衬层32a与每一导体层34a之间。换言之，每一填充柱40c例如是位于每一复合导体层36a之内。填充柱40c的表面可以是平面或凹面。在一实施例中，填充柱40c的表面实质上与导体衬层32a的表面齐平。在另一实施例中，填充柱40c的表面例如是低于导体衬层32a的表面。填充柱40c的材料包括氮化硅、氧化硅、旋涂式玻璃(SOG)或其组合。除此之外，填充柱40c也可以是沟填能力较复合导体层36a(即导体衬层32a或导体层34a)佳的任何材料。
[0051]值得注意的是，由于位于沟道T中的填充柱40c的沟填能力较佳，因此，相较于习知仅在沟道填入导体层的元件，本发明的半导体元件100较不容易于沟道T中产生孔洞。并且，当沟道T为高深宽比的结构时，位于沟道T中的填充柱40c更可做为鳍状结构101的支撑柱，以提供较高的阻力，防止鳍状结构101产生微变形。
[0052]图3A至图3G为依照本发明的一实施例所绘示的半导体元件200的制造方法的剖面示意图。
[0053]请参照图3A，提供基底10。基底10的材料如上所述，于此不再加以赘述。接着，在基底10上形成介电层12。介电层12的材料及厚度如介电层12a所述。介电层12的形成方法例如是热氧化法或化学气相沉积法。
[0054]然后，在介电层12上形成多个复合层18。每一复合层18的形成方法包括先在介电层12上形成导体层14，再于导体层14上形成介电层16，但本发明不以此为限。在另一实施例中，形成复合层18的方法包括在介电层12上依序形成多个导体层14以及多个介电层16。导体层14的材料及厚度如导体层14a所述。导体层14的形成方法包括化学气相沉积法。介电层16的材料及厚度如介电层16a所述。介电层16的形成方法例如是热氧化法或化学气相沉积法。
[0055]之后，在最上层的复合层18上形成硬掩模层20。硬掩模层20的材料及厚度如硬掩模层20a所述。形成硬掩模层20的方法包括化学气相沉积法或有机金属化学气相沉积法(MOCVD)。接着，于硬掩模层20上形成图案化的光刻胶层50。
[0056]请同时参照图3A以及图3B，以图案化的光刻胶层50为掩模，进行刻蚀工艺，以在基底10上形成多个鳍状结构101，并在鳍状结构101之间形成多个沟道T。对半导体元件200进行刻蚀工艺的方法包括以图案化的光刻胶层50为掩模，对硬掩模层20进行刻蚀工艺，以将图案化的光刻胶层50的图案转移至硬掩模层20。刻蚀工艺包括非等向性刻蚀，例如是干法刻蚀法。干法刻蚀法可以是溅射刻蚀、反应性离子刻蚀等。接着，移除图案化的光亥謙层50。然后，以图案化的硬掩模层20a为掩模，对多个介电层16、多个导体层14以及介电层12进行刻蚀工艺，以在基底10上形成多个鳍状结构101。
[0057]然后，请参照图3C，于基底10上形成电荷储存层22。电荷储存层22沿着鳍状结构101的顶面及侧壁共形地形成。电荷储存层22的材料及厚度如前述。电荷储存层22的形成方法例如是化学气相沉积法或热氧化法。
[0058]请参照图3D，在电荷储存层22上共形地形成导体材料层32。导体材料层32的材料及厚度如导体衬层32a所述，于此不再加以赘述。在一实施例中，导体材料层32的材料例如是多晶硅。形成导体材料层32的方法包括化学气相沉积法。
[0059]接着，请参照图3E，在导体材料层32上形成填充材料层40。填充材料层40填满沟道T并覆盖导体材料层32。填充材料层40的材料可以是介电材料，例如是氮化硅、氧化硅或其组合。或者，填充材料层40也可以是沟填能力较导体材料层32佳的任何材料。形成填充材料层40的方法包括原子层沉积法(atomic layer deposit1n, ALD)或旋转涂布法。上述旋转涂布法例如是利用旋涂式玻璃(spin on glass，S0G)技术。
[0060]请参照图3F，以导体材料层32做为刻蚀或研磨停止层，移除位于鳍状结构101顶部的填充材料层40，以在每一沟道T中形成填充层40a。填充层40a例如是沿图1中的第一方向Dl延伸。移除填充材料层40的方法包括回刻蚀法或化学机械研磨法。回刻蚀法可包括湿法或干法刻蚀工艺。在一实施例中，当利用回刻蚀法移除位于鳍状结构101顶部的填充材料层40时，也会将部分位于沟道T中的填充材料层40移除，使得之后形成的填充层40a的表面呈凹面。
[0061]之后，请参照图3G，于基底10上形成导体材料层34。导体材料层34覆盖导体材料层32以及位于沟道T中的填充层40a。也就是说，每一填充层40a位于导体材料层32与导体材料层34之间。导体材料层34的材料及厚度如导体层34a所述。形成导体材料层34的方法包括化学气相沉积法。
[0062]接着，图案化导体材料层34、导体材料层32以及多个填充层40a，以在基底10上形成多个导体层34a、多个导体衬层32a以及多个填充柱40c。此时，半导体元件200的上视图例如是如图1所示。每一导体层34a以及每一导体衬层32a例如是沿图1中的第二方向D2延伸。并且，每一导体衬层32a覆盖鳍状结构101的部分侧壁及部分顶面。每一导体层34a覆盖导体衬层32a且与鳍状结构101顶面上的导体衬层32a电性连接。多个填充柱40c位于沟道T中，且位于每一导体衬层32a与每一导体层34a之间。
[0063]上述形成半导体元件200的方法为举例说明，不用以限定本发明。在其他实施例中，可利用化学机械研磨法移除上述填充材料层40，如下所述。
[0064]图4A和图4B为依照本发明的另一实施例所绘示的半导体元件300的制造方法的剖面示意图。
[0065]请参照图4A，在导体材料层32上形成填充材料层40之后，以导体材料层32做为研磨停止层，利用化学机械研磨法移除位于鳍状结构101顶部的填充材料层40，以在每一沟道T中形成填充层40b。填充层40b例如是沿图1中的第一方向Dl延伸。在此实施例中，填充层40b的表面例如是平面。在一实施例中，填充层40b的表面例如是与导体材料层32的表面齐平。
[0066]然后，请参照图4B，于基底10上形成导体材料层34。导体材料层34覆盖导体材料层32以及位于沟道T中的填充层40b。接着，图案化导体材料层34、导体材料层32以及多个填充层40b，以在基底10上形成多个导体层34a、多个导体衬层32a以及多个填充柱40c。
[0067]此外，在其他实施例中，也可以在形成上述导体材料层32后，于导体材料层32上共形地形成导体材料层34，再于沟道T中形成填充层。上述形成半导体元件200、300的方法为举例说明，不用以限定本发明。也就是说，在具有高深宽比的沟道的半导体元件中，于沟道中形成填充层的工艺方法即在本发明涵盖的范围中。
[0068]综上所述，本发明通过在高深宽比的沟道中先形成导体衬层，并于沟道中填入填充层后，再形成覆盖导体衬层的导体层。由于填充层的沟填能力较佳，因此在填入沟道时可减少孔洞的产生。并且，上述填充层于沟道中可做为鳍状结构的支撑柱，以提供较高的阻力，防止沟道之间的鳍状结构产生微变形。
[0069]虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。
【主权项】
1.一种半导体元件，包括: 一基底; 多个鳍状结构，位于该基底上，相邻两个鳍状结构之间具有一沟道； 多个导体衬层，位于该基底上，每一导体衬层覆盖这些鳍状结构的部分侧壁及部分顶面； 一电荷储存层，位于这些鳍状结构与这些导体衬层之间； 多个第一导体层，位于该基底上，这些第一导体层覆盖这些导体衬层，且与这些鳍状结构部分顶面上的这些导体衬层电性连接；以及 多个填充柱，位于这些沟道中，其中这些填充柱位于这些导体衬层与这些第一导体层之间。2.根据权利要求1所述的半导体元件，其中这些填充柱的表面与这些导体衬层的表面齐平。3.根据权利要求1所述的半导体元件，其中这些填充柱的材料包括氮化硅、氧化硅、旋涂式玻璃(SOG)或其组合。4.根据权利要求1所述的半导体元件，其中这些导体衬层以及这些第一导体层共同做为字线或位线。5.—种半导体元件，包括: 一基底; 多个鳍状结构，位于该基底上，相邻两个鳍状结构之间具有一沟道； 多个复合导体层，位于该基底上，每一复合导体层覆盖这些鳍状结构的部分侧壁及部分顶面；以及 多个填充柱，位于这些沟道中，其中这些填充柱位于每一复合导体层之内。6.根据权利要求5所述的半导体元件，其中这些填充柱的沟填能力较这些复合导体层佳。7.根据权利要求5所述的半导体元件，其中每一鳍状结构沿着一第一方向延伸，每一复合导体层沿着一第二方向延伸，且该第一方向与该第二方向不同。8.—种半导体元件的制造方法，包括: 提供一基底； 于该基底上形成多个鳍状结构，相邻两个鳍状结构之间具有一沟道； 于该基底上形成多个导体衬层，每一导体衬层覆盖这些鳍状结构的部分侧壁及部分顶面； 于这些鳍状结构与这些导体衬层之间形成一电荷储存层； 于该基底上形成多个第一导体层，这些第一导体层覆盖这些导体衬层，且与这些鳍状结构部分顶面上的这些导体衬层电性连接；以及 于这些沟道中形成多个填充柱，其中这些填充柱位于这些导体衬层与这些第一导体层之间。9.根据权利要求8所述的半导体元件的制造方法，于该基底上形成这些导体衬层、这些第一导体层以及于这些沟道中形成这些填充柱的步骤包括: 于该电荷储存层上形成一第一导体材料层； 于这些沟道中形成多个填充层； 于该第一导体材料层以及这些填充层上形成一第二导体材料层；以及图案化该第一导体材料层、这些填充层以及该第二导体材料层，以形成这些导体衬层、这些填充柱以及这些第一导体层。10.根据权利要求9所述的半导体元件的制造方法，其中移除这些鳍状结构的顶面的该填充材料层的方法包括回刻蚀法或化学机械研磨法。
【文档编号】H01L21/8247GK105826321SQ201510001630
【公开日】2016年8月3日
【申请日】2015年1月4日
【发明人】郭仲仪, 郑俊民
【申请人】旺宏电子股份有限公司