半导体结构的制作方法
【专利摘要】本发明公开了一种半导体结构,包含有一半导体基底；一有源区,位于所述半导体基底中；两条沟槽,截穿过所述有源区并将所述有源区隔成一有源极区和两个漏极区；一马鞍形的N+/N-/N+结构,位于所述有源区的所述有源极区中；以及两个N+漏极掺杂井分别位于所述两个漏极区中。
【专利说明】
半导体结构
技术领域
[0001]本发明涉及一种半导体结构，特别是涉及一种改良的半导体存储装置，能够在操作所述存储装置时抑制字线-字线干扰(WL-WL disturb)或位线-位线耦合(BL-BLcoupling)。此外，亦揭露制作所述半导体结构的方法。
【背景技术】
[0002]已知，存储器单元布局随着产品的需求以及高集成度、高性能和低功耗的趋势不断的微缩化。
[0003]传统的动态随机存取存储器(DRAM)布局，包括字线，其垂直于位线。两个字线可以通过一个相同的有源区，形成一种有源区有两个晶体管的结构。有源区的长度方向可与字线相交成一个锐角。位线接触插塞位于所述两个晶体管之间，并电连接到一个位线。位线电性耦接至源极掺杂井，其通常由所述两个晶体管共享。
[0004]然而，上述DRAM组态容易遇到所谓的字线-字线干扰(WL-WL disturb)，当相邻存储胞其中一个在操作中改变了储存于其它相邻存储胞的信息状态时，即发生字线-字线干扰错误。于是，在DRAM技术领域中，仍需要一种改进的半导体结构，能够减少WL-WL干扰故障。
【发明内容】
[0005]本发明一实施例提供一种半导体结构，包含有一半导体基底；一有源区，位于所述半导体基底中；两条沟槽，截穿过所述有源区并将所述有源区区隔成一有源极区和两个漏极区；一马鞍形的N+/N-/N+结构，位于所述有源区的所述有源极区中；以及两个N+漏极掺杂井分别位于所述两个漏极区中。
[0006]根据本发明一实施例，另包含有两个沟槽栅极分别埋设在所述两条沟槽的下部。所述两个沟槽栅极包含有氮化钛(TiN)层和钨(W)层。一介电层，填满所述两条沟槽的上部。
[0007]根据本发明一实施例，所述马鞍形的N+/N-/N+结构包括一 N+源极掺杂井、两个分开的N+延伸区域，以及一 N-井126，设于所述N+源极掺杂井下方且设置在所述两个N+延伸区域之间。所述两个N+延伸区域分别沿着所述两条沟槽的彼此相面侧壁向下延伸。
[0008]根据本发明一实施例，所述两个N+延伸区域分别与所述沟槽栅极部分重叠。
【附图说明】
[0009]图1例示一半导体结构的俯视图。
[0010]图2是沿图1的线Ι-Γ截取的示意性剖视图。
[0011]图3例示本发明另一实施例半导体结构的剖视图。
[0012]图4至图7例示制作图2中半导体结构的方法。
[0013]其中，附图标记说明如下:
[0014]I半导体结构
[0015]Ia半导体结构
[0016]10有源区
[0017]12 N+源极掺杂井
[0018]12’ N+掺杂井
[0019]12” N+掺杂井
[0020]14、16 N+漏极掺杂井
[0021]20隔离区域
[0022]50 位线
[0023]100半导体基底
[0024]102 沟槽
[0025]110沟槽栅极
[0026]112栅极介电层
[0027]114氮化钛层
[0028]116 钨层
[0029]122、124 N+延伸区域
[0030]126 N-井
[0031]126a N+/N -接面
[0032]130凹陷通道
[0033]202 沟槽
[0034]210沟槽栅极
[0035]212栅极介电层
[0036]214氮化钛层
[0037]216 钨层
[0038]230凹陷通道
[0039]310介电层
[0040]312位线接触
[0041]400自对准离子注入制造工艺
[0042]402硬屏蔽层
[0043]404图案化介电层
[0044]404a 开口
[0045]406间隙壁层
[0046]dl、d2、d3 接面深度
[0047]T1、T2 晶体管
[0048]WLU WL2 字线
[0049]BL 位线
[0050]S有源极区
[0051]D漏极区
[0052]P 间距
[0053]w横向接面深
[0054]C1、C2 电容器
[0055]BLC位线接触
【具体实施方式】
[0056]在下面的描述中，已提供许多具体细节以便彻底理解本发明。然而，很明显，对本领域技术人员而言，本发明还是可以在没有这些具体细节的情况下实施。此外，一些公知的系统配置和制造工艺步骤没有被巨细靡遗的披露出来，因为这些应是本领域技术人员所熟知的。
[0057]同样地，例示的装置的实施例的附图是半示意且未按比例绘制，并且，附图中为了清楚呈现，某些尺寸可能被放大。此外，公开和描述多个实施例中具有通用的某些特征时，相同或类似的特征通常以相同的附图标记描述，以方便于说明和描述。
[0058]请参考图1和图2。根据本发明一实施例，图1例不一半导体结构I的俯视图。图2是沿图1的线Ι-Γ截取的示意性剖面图。如图1和图2中所示，半导体结构I被制造在有源区10上，通过隔离区域20，诸如浅沟槽隔离(STI)区域，包围有源区10。半导体结构I包括两个串联连接的晶体管Tl和T2，嵌入在有源区10。晶体管Tl和T2也被称为具有埋入栅极和凹陷通道的沟槽栅极晶体管。但是应当理解的是，为简化说明，存储器矩阵中的其它有源区被省略了。各扩散区的导电型仅为例示。
[0059]从图1中可以看出，两个平行的字线WLl和WL2可以穿过有源区10并将有源区10区隔成为三个部分:一有源极区(S)和两个漏极区(D)，其中，所述有源极区(S)位于两个平行的字线WLl和WL2之间。两个平行的字线WLl和WL2可以沿第一方向延伸，例如，参考y轴，且两个平行的字线WLl和WL2可以与细长的有源区10的长度方向以锐角相交。两个平行的字线WLl和WL2均埋在半导体基底100中，其中半导体基底100可以包括，但不限于，P型硅基底。
[0060]如图1和图2所示，N+源极掺杂井12形成在有源极区⑶。N+漏极掺杂井14和N+漏极掺杂井16形成在漏极区(D)，其相对于N+源极掺杂井12。晶体管Tl包括沟槽栅极I1仅位于沟槽102的下部。在沟槽102的上部填充有介电层310根据该实施例，沟槽栅极110是字线WLl的一部分，其可以包括氮化钛(TiN)层114和钨(W)层116。应当理解的是，也可使用其它栅极材料。栅极介电层112，如氧化硅层至少被设置在沟槽栅极110和半导体基底100之间。晶体管Tl进一步包括N+漏极掺杂井16和N+源极掺杂井12。
[0061]同样地，晶体管T2包括沟槽栅极210仅位于沟槽202的下部。沟槽202的上部填充有介电层310。根据该实施例，沟槽栅极210，它是字线WL2的一部分，可以包括氮化钛(TiN)层214和钨(W)层216。应当理解的是，可使用其它栅极材料。栅极介电层212，如氧化硅层至少被设置在沟槽栅极210和半导体基底100之间。晶体管T2进一步包括N+漏极掺杂井16和N+源极掺杂井12。N+源极掺杂井12通常由两个沟槽栅极晶体管Tl和T2共享。根据本实施例中，两个相邻的沟槽102和202之间的间距表示为P，其中P可为20nm和30nm的范围之间。
[0062]本发明的一个特征在于，所述N+源极掺杂井12包含两个N+延伸区域122和124，其沿着相面的沟槽102的侧壁及沟槽202的侧壁向下延伸，分别部分与沟槽栅极110和210重叠。例如，在N+延伸区域122和124可以分别仅重叠1/3?1/2沟槽栅极110和210。根据本实施例中，一个N-井126可以布置在两个N+延伸区域122和124之间所夹的口袋区域，由此形成两个沟槽102和202之间的N+/N -接面126a。
[0063]根据该实施例中，N+源极掺杂井12具有接面深度dl (半导体基底的主表面与所述N+/N-接面126a之间的垂直距离)，其基本上等于N+漏极掺杂井16的接面深度d2和N+漏极掺杂井14的接面深度d3。也就是，在本实施例中，N+源极掺杂井12，N+漏极掺杂井14和N+漏极掺杂井16具有相同的接面深度。根据该实施例，在N+延伸区域122和124都具有一个横向接面深w(从沟槽102和202的侧壁横向至N+/N-接面的距离)，其中w可为3nm和5nm的范围之间。
[0064]如图2中所示，凹陷通道130定义于N+漏极掺杂井16和N+延伸区域122之间。凹陷通道230定义于N+漏极掺杂井14和N+延伸区域124之间。位线接触(BLC) 312可形成在介电层310中，将N+源极掺杂井12电连接到上方的位线(BL) 50。位线(BL) 50沿第二方向延伸，例如，参考X轴，如图1中所示。一电容器(或存储组件)Cl和电容器C2可以形成在介电层310上，以分别电耦合到N+漏极掺杂井16和N+漏极掺杂井14。
[0065]综上所述，本发明提供一种独特的马鞍形的N+/N-/N+结构12/122/126/124嵌入在的半导体结构I的有源极区(S)中，所述半导体结构I包括两个串联连接的沟槽栅极晶体管Tl和T2。马鞍形的N+/N-/N+结构12/122/126/124位于两个相邻的沟槽102和202之间。通过设置这种结构，字线-字线(WL-WL)干扰可以被抑制，且位线-位线(BL-BL)耦合可以被降低。
[0066]请参考图3。图3例示本发明另一实施例半导体结构Ia的剖面图。如图3所示，在图3中半导体结构Ia与图2所示的半导体结构I之间的差异在于:图3中半导体结构Ia的N+源极掺杂井12、N+漏极掺杂井14和N+漏极掺杂井16具有不同的接面深度。N+漏极掺杂井14/16的接面深度d2和d3比N+源极掺杂井12接面结深度dl浅。
[0067]图4至图7例示制作图2中半导体结构的方法。如图4中所示，在沟槽102和202内形成沟槽栅极110和210，以及N+掺杂井12’、14和16之后，在硬屏蔽层402上形成图案化介电层404。图案化介电层404可包含氮化硅层，但不限于此。图案化介电层404包括开口 404a，暴露出N+掺杂井12’正上方的硬屏蔽图案。N+掺杂井12’正上方的硬屏蔽图案经由开口 404a中除去。
[0068]如图5中所示，于N+掺杂井12’下的半导体基底100中形成一 N+掺杂井12"。N+掺杂井12’ ’的掺杂浓度可以等于N+掺杂井12’的掺杂浓度。在其他实施例中，N+掺杂井12’ ’的掺杂浓度可以与N+掺杂井12’的掺杂浓度不同。
[0069]如图6中所示，可在图案化介电层404上沉积间隙壁层406，例如氧化硅层。间隙壁层406共形地覆盖着图案化介电层404和开口 404a的内表面。接着，进行自对准离子注入制造工艺400，通过缩小的开口部404a，将P型掺质植入到半导体基底100。可控制自对准离子注入制造工艺400的能量和剂量，使得P型掺质可以被注入到N+掺杂井12’下的预定深度，如此在两个N+延伸区域122和124之间形成N-井126。
[0070]如图7中所示，随后，间隙壁层406可以被移除。可选择进行一热驱入制造工艺，从而形成马鞍形的N+/N-/N+结构12/122/126/124，嵌入在半导体结构I的有源极区⑶。
[0071]应当理解的是，马鞍形的N+/N-/N+结构12/122/126/124可以通过其他方法来形成。例如，N+延伸区域122和124可以由倾斜角度离子注入制造工艺或气体扩散制造工艺，配合合适的掩模图案来形成。
[0072]以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种半导体结构，其特征在于，包含有: 一半导体基底； 一有源区，位于所述半导体基底中； 两条沟槽，截穿过所述所述有源区并将所述有源区隔成一有源极区和两个漏极区； 一马鞍形的N+/N-/N+结构，位于所述有源区的所述有源极区中；以及 两个N+漏极掺杂井分别位于所述两个漏极区中。2.根据权利要求1所述的半导体结构，其特征在于:另包含有两个沟槽栅极分别埋设在所述两条沟槽的下部。3.根据权利要求1所述的半导体结构，其特征在于:另包含有一栅极介电层位于各所述沟槽中。4.根据权利要求2所述的半导体结构，其特征在于:所述马鞍形的N+/N-/N+结构包括一 N+源极掺杂井、两个分开的N+延伸区域，以及一 N-井，设于所述N+源极掺杂井下方且设置在所述两个N+延伸区域之间。5.根据权利要求4所述的半导体结构，其特征在于:两个所述N+延伸区域分别与所述沟槽栅极部分重叠。6.根据权利要求4所述的半导体结构，其特征在于:两个所述N+延伸区域分别沿着所述两条沟槽的彼此相面侧壁向下延伸。7.根据权利要求4所述的半导体结构，其特征在于:所述N+源极掺杂井与所述两个N+漏极掺杂井具有相同的接面深度。8.根据权利要求4所述的半导体结构，其特征在于:所述两个N+漏极掺杂井的接面深度比所述N+源极掺杂井的接面结深度浅。9.根据权利要求2所述的半导体结构，其特征在于:另包含有一介电层，填满所述两条沟槽的上部。10.根据权利要求2所述的半导体结构，其特征在于:所述两个沟槽栅极包含有氮化钦层和妈层。
【文档编号】H01L27/108GK105826318SQ201510004754
【公开日】2016年8月3日
【申请日】2015年1月6日
【发明人】李宗翰, 施能泰, 胡耀文
【申请人】华亚科技股份有限公司