半导体装置的制造方法
【专利摘要】本发明涉及小型化、薄型化及质量提高了的半导体装置。上述半导体装置的特征在于，具有封装基板以及层叠于上述封装基板上的多个半导体芯片，多个半导体芯片中的至少一个在背面的周缘部具有高度差部。
【专利说明】
半导体装置
技术领域
[0001]本发明涉及半导体装置。所记载的发明的一个实施方式涉及在封装件内层叠有多个半导体芯片的半导体装置。
【背景技术】
[0002]半导体装置是通过切割对在一个硅晶片上排列成矩阵形状的多个半导体芯片进行分割后利用封装件进行密封而形成的。
[0003]关于以往的半导体芯片，例如，在采用芯片贴装膜(die attach film)来层叠相同芯片的情况下，将配置于芯片表面的电连接用端子利用键合线(bonding wire)等连接时，为了避开粘着于下侧的芯片的接线，采取利用间隔件使下侧器件与上侧器件相粘着的方式，或将粘着于上侧的芯片的中心与下侧的芯片的中心相错开的方式。
[0004]另外，在利用芯片贴装膏(dieattach paste)的封装件的情况下，存在这样的问题:从芯片之间的粘着部溢出的膏剂材料具有向芯片的侧面上攀爬的特性，而攀爬的粘着剂会到达芯片的表面，使半导体装置质量恶化。
[0005]例如，芯片上芯片(CoC，Chip on Chip)连接结构的半导体装置中，一旦在上侧半导体芯片与下侧半导体芯片之间滴落的底部填充树脂流入设置在下侧半导体芯片表面的电连接用端子上，就有可能妨碍电连接用端子与键合线之间的电接触。对于这种问题，例如，日本特开2014-103198号公报中公开了设置包围电连接用端子等的堰图案的技术。
[0006]然而，根据以往的方式，随着所要层叠的半导体芯片的增加，芯片所占面积在平面上变大、或者在截面上变大，因此存在妨碍封装件的小型化、薄型化，并因采用间隔件等而成本增加的问题。
[0007]另外，在需要高散热的封装件的情况下，例如一般采用在倒装片结构的半导体芯片的上部粘着散热板来降低热阻的方法，或者采用组合高散热规格的密封树脂等来降低适用于半导体封装件的材料的热阻的方法，然而，在既要保持所需的材料特性、又要使热阻降低方面是有界限的。
【发明内容】
[0008]鉴于这种问题，本发明一个实施方式的一个目的在于实现半导体装置的小型化、薄型化。另外，本发明一个实施方式的另一个目的在于提高半导体装置的质量。
[0009]根据本发明的一个实施方式，提供一种半导体装置，具有:封装基板；以及层叠于上述封装基板上的多个半导体芯片，上述多个半导体芯片中的至少一个在背面的周缘部具有高度差部。
[0010]根据本发明的一个实施方式，提供一种半导体装置，具有:封装基板；以及在背面具有多个槽且在背面的端部具有高度差部的第一半导体芯片，上述第一半导体芯片的背面与上述封装基板经由芯片贴装膏而粘着。
[0011]根据本发明的一个实施方式，通过在半导体芯片的背面设置高度差部，可提供小型化、薄型化的半导体装置。另外，通过在半导体芯片的背面设置高度差部，可提高半导体装置的质量。
【附图说明】
[0012]图1A为示出本发明一个实施方式的半导体装置的简要结构的俯视图。
[0013]图1B为示出本发明一个实施方式的半导体装置的简要结构的剖视图。
[0014]图2A为示出本发明一个实施方式的半导体装置的简要结构的俯视图。
[0015]图2B为示出本发明一个实施方式的半导体装置的简要结构的剖视图。
[0016]图3A为示出本发明一个实施方式的半导体装置的简要结构的俯视图。
[0017]图3B为示出本发明一个实施方式的半导体装置的简要结构的剖视图。
[0018]图4为示出本发明一个实施方式的半导体装置的简要结构的剖视图。
[0019]图5为示出本发明一个实施方式的半导体装置的简要结构的剖视图。
[0020](附图标记的说明)
[0021]100、200、300、400、500:半导体装置；101、102、103:半导体芯片
[0022]104:电连接用端子;105:封装基板;106:引线框架
[0023]108:键合线；110、112、116:粘着剂；114:散热板
【具体实施方式】
[0024]以下，参照【附图说明】本发明的实施方式。然而，本发明可以以各种不同实施方式来实施，而不局限于以下示例的实施方式的记载内容来解释。另外，为了更详细地说明，附图与实际的实施方式相比，示意性地示出各部分的宽度、厚度、形状等，且只是其中一例，而不用于限定本发明的解释。另外，本说明书与各附图的图中与前述的相同的要素标注相同符号，详细说明适当省略。
[0025]在本说明书中，某个部件或区域在其他部件或区域的“上(下)”时，若无特别限定，则不仅包括在其他部件或区域的正上(正下)的情况，还包括在其他部件或区域的上方(下方)的情况，即，还包括在与其他部件或区域的上方(下方)之间还存在其它的结构要素的情况。
[0026](第一实施方式)
[0027]参照图1A及图1B来说明本实施方式的半导体装置100的结构。图1A为本实施方式的半导体装置100的俯视图。图1B为本实施方式的半导体装置100的剖视图。半导体装置100具有层叠于封装基板105上的多个半导体芯片101。多个半导体芯片101分别设置有多个电连接用端子104。另外，在封装基板105上设置有与半导体芯片101的电连接用端子104电连接的端子。上述端子的形态可以是任意的，例如，如图1A所示，也可以为多个引线框架106。使用键合线108将电连接用端子104与引线框架106相连接。如图1B的剖视图所示，层叠的多个半导体芯片101的尺寸大致相同。此外，图1B中例示了层叠有两层的半导体芯片101的实施方式，但不限于两层，根据本实施方式的半导体装置100可扩展至三层以上。
[0028]多个半导体芯片101可以是从硅晶片上切割而得到的。此时，硅晶片可以为体(bulk)娃晶片，也可以为绝缘体上娃(SOI ,Silicon on Insulator)晶片。或者，也可以从其他的半导体晶片切割而得到。虽然未图示，但在多个半导体芯片101的各个的表面上形成有半导体集成电路。进而，在表面的端部附近，设置有电连接用端子104。多个半导体芯片101利用粘着剂110来粘着而层叠。可使用粘合膜(bonding film)作为粘着剂110，例如，使用芯片贴装膜(die attach film)。另外在本说明书中，将半导体芯片101的形成有半导体集成电路的一侧的面称为“表面”，将其相反的一侧的面称为“背面”。
[0029]本实施方式中，包括对多个半导体芯片101的背面进行加工的情况。具体地，如图1B所示，上层的半导体芯片103的背面的端部的厚度整形为比其他部位薄。换言之，半导体芯片101在背面的周缘部具有高度差部，这种高度差部的外侧的厚度薄而内侧厚。设置在上层的半导体芯片103的高度差部位于比设置在下层的半导体芯片102的电连接用端子104所处区域更靠内侧的位置。由于这种高度差部的存在，上层的半导体芯片103的端部不会与下层的半导体芯片102相接触，而在平面上，高度差部的内侧区域成为与下层的半导体芯片102的粘着面。即，与下层的半导体芯片102的粘着面比半导体芯片102的表面积小。图1A中，利用虚线来表示下层的半导体芯片102及上层的半导体芯片103的粘着面的端部。
[0030]下层的半导体芯片102中的与上层的半导体芯片103之间的粘着面的外侧形成有空隙，使电连接用端子104露出。通过形成这种空隙，可利用键合线108将电连接用端子104进行连接。
[0031]关于设置在上层的半导体芯片103的高度差部，可通过从芯片的背面侧进行加工来设置。例如，可通过选择性地对半导体芯片103的背面进行切削加工、蚀刻加工等，来形成高度差部。形成高度差部时的加工深度为不影响形成于表面侧的器件的程度即可。通过这种加工而形成的高度差部的形状例如可以为阶梯形状、锥形状或者具有曲率的锥形状。若采用阶梯形状的高度差部，则可加大用于连接键合线108的空隙。另外，若采用锥形状的高度差部，则可在对下层的半导体芯片102进行键合线108的连接的同时，提高上层的半导体芯片103的周缘部、即电连接用端子104所处的区域的机械强度。
[0032]关于从半导体芯片101的背面一侧形成高度差时的加工深度，从半导体芯片101的背面至高度差的最深部分的深度及因高度差而变薄的、无助于半导体芯片101的粘着的区域，因需要具有可承受键合线108进行接线时的应力及封装时的应力的机械强度，优选地尽量设置得小。另一方面，优选地，从高度差的最深部分至芯片表面的厚度尽量设置得大。然而，为了保持半导体装置100的质量，这些尺寸的组合应通过可靠性试验而确定。
[0033]根据本实施方式的半导体装置100，利用设置在半导体芯片101的周缘部的高度差部，可以避开与粘着于下侧的半导体芯片102接线的键合线108的干渉，不需要将配置于上层的半导体芯片103的中心与下层的半导体芯片102的中心错开。即，可使相同尺寸或同等尺寸的多个半导体芯片101的中心一致而层叠，不会因层叠而增加多个半导体芯片101所占的面积，因而不妨碍小型化。即，可以使半导体芯片101上的形成半导体集成电路的区域的面积相同并使多个半导体芯片101层叠，可在与半导体芯片101之间借助于键合线108来进行接线。此时，因可使多个半导体芯片101的中心大致相同而层叠，无需增加封装基板105的面积。因此，根据本实施方式，可实现半导体装置100的小型化。
[0034]进而，如下所述，作为粘着剂110，例如，当使用芯片贴装膏等的膏状的粘着剂时，粘着剂110向粘着部外溢出并攀爬到上层的基板的表面，由此，存在可能降低半导体装置的质量的忧虑，而通过设置高度差部可避免上述忧虑。
[0035]所谓半导体芯片101的中心，例如，若半导体芯片101为长方形，则指其对角线的交叉点。根据本实施方式，俯视图中多个半导体芯片101的中心位置可大致一致，可配置于半径约为0.005mm的圆的区域内。
[0036]此外，图1A及图1B示出仅在上侧的半导体芯片103上设置有高度差部的实施方式，然而，还在下侧设置也无妨。此时，在利用膏状的粘着剂来粘着封装基板105与半导体芯片102的情况下，可避面这种粘着剂的攀爬。
[0037]根据本实施方式的半导体装置100，由于可借助于设置在半导体芯片101的端部的高度差与由此形成的空隙来避开接线，因此不需要间隔件及间隔膜，而可利用粘着剂110来进行粘着。由此，根据本实施方式，不会妨碍半导体装置100的薄型化，可低成本地提供半导体装置100。
[0038]键合线108的材料为导电性优秀的材料，例如，金丝或铜丝为优选，但只要是具有所需的导电性及连接性的材料即可。
[0039](变形例1-1)
[0040]参照图2A及图2B来说明本变形例的半导体装置200的结构。图2A为本变形例的半导体装置200的俯视图。图2B为本变形例的半导体装置200的剖视图。本变形例的半导体装置200不同于上述半导体装置100之处仅在于上层的半导体芯片103的高度差部的配置不同。上述半导体装置100中，在上层的半导体芯片103的外周的整个区域的端部设置有高度差部，但并不限于此，如本变形例，也可仅在周缘部中的周缘部的一边上设置高度差部。另夕卜，也可在任意的2边或3边上设置。
[0041](第二实施方式)
[0042]参照图3A及图3B来说明本实施方式的半导体装置300的结构。图3A为本实施方式的半导体装置300的俯视图。图3B为本实施方式的半导体装置300的剖视图。
[0043]本实施方式的半导体装置300，在本实施方式中，除了半导体芯片101的背面具有高度差之外，还在半导体芯片101的背面具有多个槽。具有这种槽的半导体芯片101利用粘着剂112而与封装基板105相粘着。本实施方式中利用膏状的粘着剂、例如芯片贴装膏等作为粘着剂112来进行粘着。
[0044]通过在半导体芯片101的背面设置槽来增加背面的表面积。因上述背面的表面积的增加，粘着剂112所覆盖的面积增加，由此粘着强度提高，且半导体装置300的可靠性提尚O
[0045]关于形成于半导体芯片101的背面的槽，例如可在切割时利用切割刀片加工而成，也可利用光刻工艺加工而成。粘着剂112无间隙地进入多个槽的每个中，槽的表面全部用于粘着，因此可提尚粘着强度。
[0046]另外，粘着剂112具有从多个半导体芯片101的接合部溢出并向半导体芯片101的侧面上攀爬的特性。在使用粘着剂112的半导体装置300的情况下，攀爬的粘着剂112会到达上层的半导体芯片101的表面，这有可能造成半导体装置300的质量降低。
[0047]本实施方式的半导体装置300由于在半导体芯片101的端部具有高度差部，故可防止粘着剂112从半导体芯片101与下层之间的粘着部溢出并攀爬上半导体芯片101的表面。即，可防止粘着剂112攀爬到半导体芯片101的表面而造成半导体装置300的质量降低的问题，可提供可靠性提高的半导体装置300。
[0048]优选地，本实施方式的高度差的形状为可尽量地抑制粘着半导体芯片101之间的粘着剂112向上层的半导体芯片101攀爬的形状。为此，优选地，从粘着部的端部至上层侧的半导体芯片101的表面的距离尽可能地长。即，例如，若采用阶梯形状，则与锥形状或具有曲率的锥形状相比，还可确保更长的距离，因此，可有效地防止粘着剂112的攀爬。
[0049]作为膏状的粘着剂112，例如，可使用芯片贴装膏，例如，可使用银系或树脂系的膏剂，而无特别限定。
[0050](变形例2-1)
[0051]参照图4来说明本变形例的半导体装置400的结构。图4为本变形例的半导体装置400的截面。本变形例的半导体装置400为将上述第一实施方式的半导体装置100与第二实施方式的半导体装置300相组合而成的实施方式。具体地，膏状的粘着剂112用于封装基板105与下层的半导体芯片102之间的粘着，膜状的粘着剂110用于下层的半导体芯片102与上层的半导体芯片103的粘着。
[0052]通过采用这种结构，关于上层的半导体芯片103，仅在背面端部设置高度差即可，无需通过切割工艺或光刻工艺等来形成槽。本变形例中示例有半导体芯片101为两层的情况，而在三层以上的情况下，从第二层开始的上侧的半导体芯片可省略形成槽的工艺。
[0053](第三实施方式)
[0054]参照图5来说明本实施方式的半导体装置500的结构。图5为本实施方式的半导体装置500的剖视图。半导体装置500具有:半导体芯片102，配置为与封装基板105相接触;半导体芯片103，配置于半导体芯片102的上层;散热板114，配置于半导体芯片103上；电连接用端子104;多个引线框架106，设置在封装基板105上；以及键合线108，用于连接电连接用端子104与引线框架106。图5的剖视图中例示了层叠有两层的半导体芯片101的实施方式，然而不限于两层，本实施方式的半导体装置500可扩展至三层以上。
[0055]本实施方式中例示了在下层的半导体芯片102的背面形成多个槽并利用膏状的粘着剂112来粘着下层的半导体芯片102与封装基板105的实施方式。然而不限于此，也可不形成槽而使用膜状的粘着剂110来进行粘着。
[0056]上层的半导体芯片103具有倒装片结构。即，上层的半导体芯片103配置为形成半导体集成电路的表面朝向下方。在上层的半导体芯片103的背面形成有多个槽。上层的半导体芯片103的背面与散热板114借助于粘着剂116相粘着。作为粘着剂116，例如，可使用底部填充剂。
[0057]通过在上层的半导体芯片103的背面形成槽，可增加背面的表面积。由于这种半导体芯片103的背面的表面积的增加，可降低热阻而提高散热效果。
[0058]关于形成于半导体芯片103的背面的槽，例如可在切割时利用切割刀片加工而成，也可利用光刻工艺加工而成。
[0059]以上，关于本发明的优选的实施方式的半导体装置100至500进行了说明。然而，这些仅仅为示例，本发明的技术范围不限定于此。实际上，对本领域技术人员来说，在不脱离发明所附的权利要求所要保护的本发明的要旨的前提下，可进行各种变更。因此，这些变更可解释为属于本发明的技术范围是理所当然的。
【主权项】
1.一种半导体装置，其特征在于，具有: 封装基板；以及 层叠于上述封装基板上的多个半导体芯片， 上述多个半导体芯片中的至少一个在背面的周缘部具有高度差部。2.根据权利要求1所述的半导体装置，其特征在于， 上述高度差部设置在上述多个半导体芯片中的层叠于上层的半导体芯片上，配置于下层的半导体芯片的电连接用端子露出。3.根据权利要求2所述的半导体装置，其特征在于， 上述高度差部设置在上述半导体芯片的背面的周缘部的一部分上。4.根据权利要求2或3所述的半导体装置，其特征在于， 上述多个半导体芯片的各个的中心配置于半径为0.005mm以内的区域中。5.根据权利要求4所述的半导体装置，其特征在于， 上述多个半导体芯片中的至少一个在背面具有多个槽，经由粘着剂与下层相粘着。6.根据权利要求5所述的半导体装置，其特征在于， 上述粘着剂为芯片贴装膏。7.根据权利要求1所述的半导体装置，其特征在于， 还具有散热板， 上述多个半导体芯片中的最上层的半导体芯片在背面具有多个槽， 上述最上层的半导体芯片的背面与上述散热板经由粘着剂而粘着， 上述最上层的半导体芯片的表面与下层相粘着。8.根据权利要求7所述的半导体装置，其特征在于， 用于粘着上述最上层的半导体芯片的背面与上述散热板的粘着剂为芯片贴装膏。9.一种半导体装置，其特征在于，具有: 封装基板；以及 在背面具有多个槽、且在背面的端部具有高度差部的第一半导体芯片， 上述第一半导体芯片的背面与上述封装基板借助于第一粘着剂相粘着。10.根据权利要求9所述的半导体装置，其特征在于， 上述第一粘着剂为芯片贴装膏。11.根据权利要求10所述的半导体装置，其特征在于，还具有: 散热板；以及 在背面具有多个槽的第二半导体芯片， 上述第二半导体芯片的背面与上述散热板经由第二粘着剂相粘着， 上述第二半导体芯片的表面与上述第一半导体芯片的表面相粘着。12.根据权利要求11所述的半导体装置，其特征在于， 用于粘着上述第二半导体芯片的背面与上述散热板的第二粘着剂为芯片贴装膏。
【文档编号】H01L25/065GK105826308SQ201610024987
【公开日】2016年8月3日
【申请日】2016年1月14日
【发明人】茂田诚
【申请人】株式会社吉帝伟士