包含内插器的半导体封装的制作方法

包含内插器的半导体封装的制作方法
【专利摘要】包含内插器的半导体封装。一种半导体封装可以包括：第一半导体芯片；第二半导体芯片，所述第二半导体芯片设置为分别与所述第一半导体芯片的一部分交叠；内插器，所述内插器设置为与所述第一半导体芯片的一部分交叠；以及封装基板，所述封装基板设置在所述第二半导体芯片的与所述第一半导体芯片相反的后侧表面上。所述内插器可以设置在所述第一半导体芯片和所述封装基板之间。第一导电联接构件将所述第一半导体芯片连接至所述第二半导体芯片。第二导电联接构件将所述第一半导体芯片连接至所述内插器。第三导电联接构件将所述内插器连接至所述封装基板。
【专利说明】
包含内插器的半导体封装
技术领域
[0001]本公开的实施方式总体上涉及半导体封装(package)，并且更具体地，涉及包含内插器(interposer)的半导体封装和包含该半导体封装的电子系统。
【背景技术】
[0002]随着诸如移动系统这样的较小的电子系统的发展，对能够处理大量数据的半导体封装的需求不断增加。最近，已经提出了用于将具有不同的功能的多个半导体芯片包封(encapsulate)成单个封装的系统级封装(SIP)技术，以创造高性能电子系统。已经尝试了2.5维(2.50)51?或3维(30)51?，该2.5维(2.50)51?或3维(30)51?各自包含至少一个微处理器芯片和至少一个存储器芯片。

【发明内容】

[0003]根据实施方式，一种半导体封装可以包括第一半导体芯片，该第一半导体芯片包含设置在该第一半导体芯片的前侧表面上的第一组第一接触部、第二组第一接触部、第三组第一接触部和第四组第一接触部。第二组第一接触部可以经由第二组第一内部互连线连接至第三组第一接触部。第二半导体芯片可以在第一半导体芯片的前侧表面上设置成分别与该第一半导体芯片的一部分交叠。所述第二半导体芯片中的每一个可以包含第一组第二接触部和第二组第二接触部，所述第一组第二接触部和所述第二组第二接触部在所述第二半导体芯片的前侧表面上设置成分别面对所述第一组第一接触部和所述第二组第一接触部。内插器可以在第一半导体芯片的前侧表面上设置成与所述第一半导体芯片的一部分交叠。所述内插器包含第二组第三接触部和第一组第三接触部，所述第二组第三接触部和所述第一组第三接触部在所述内插器的前侧表面上设置成分别面对所述第三组第一接触部和所述第四组第一接触部。封装基板可以设置在第二半导体芯片的与第一半导体芯片相反的后侧表面上。内插器可以设置在第一半导体芯片和封装基板之间。第一组第一导电联接构件将第一组第一接触部电连接至第一组第二接触部，并且第二组第一导电联接构件将第二组第一接触部电连接至第二组第二接触部。第二组第二导电联接构件将第三组第一接触部电连接至第二组第三接触部，并且第一组第二导电联接构件将第四组第一接触部电连接至第一组第三接触部。第三导电联接构件将内插器与封装基板结合。
[0004]第一半导体芯片还包含介电层，该介电层沿着所述第一半导体芯片的前侧表面设置以使第一组第一接触部至第四组第一接触部与第二组第一内部互连线彼此绝缘。
[0005]第一半导体芯片还包含第一组第一内部互连线，该第一组第一内部互连线基本上穿透介电层以将第一组第一接触部电连接至嵌入在第一半导体芯片中的第一半导体管芯(die) ο
[0006]第一组第一接触部、第一组第一内部互连线、第一组第一导电联接构件和第一组第二接触部构成将第一半导体芯片电连接至第二半导体芯片的第一电信号路径。
[0007]介电层将第二组第一内部互连线与第一半导体管芯电绝缘。
[0008]第一半导体芯片还包含第三组第一内部互连线，该第三组第一内部互连线基本上穿透介电层以将第四组第一接触部电连接至第一半导体管芯。
[0009]第四组第一接触部、第三组第一内部互连线、第一组第二导电联接构件和第一组第三接触部构成将内插器电连接至第一半导体芯片的第三电信号路径。
[0010]第二组第一接触部、第二组第一内部互连线、第三组第一接触部、第二组第一导电联接构件、第二组第二接触部、第二组第三接触部和第二组第二导电联接构件构成将内插器电连接至第二半导体管芯的第二电信号路径。
[0011]第二组第一接触部设置为与第三组第一接触部相邻，并且第二组第二接触部在第二半导体芯片的与内插器相邻的边缘上设置成面对第二组第一接触部。
[0012]第二半导体芯片设置为与第一半导体芯片的边缘交叠。
[0013]内插器设置在第二半导体芯片之间以与第一半导体芯片的中心区域交叠。第一半导体芯片的中心区域在与该第一半导体芯片相交的第一方向上延伸，以具有带形状，并且第二半导体芯片位于第一半导体芯片的带状的中心区域的两侧。内插器设置为与第一半导体芯片的带状的中心区域交叠。
[0014]内插器具有在第一方向上大于第一半导体芯片的宽度的长度。第二半导体芯片包含四个芯片，所述四个芯片分别设置在第一半导体芯片的四个角部区域上。第二组第一接触部设置为与第一半导体芯片的带状的中心区域相邻，并且第三组第一接触部设置在第一半导体芯片的与第二组第一接触部相邻的带状的中心区域的边缘上。第二组第一内部互连线从第一半导体芯片的带状的中心区域延伸到第一半导体芯片的边缘中。
[0015]第二半导体芯片与封装基板接触或者与封装基板间隔开。
[0016]该半导体封装还包括粘接层，该粘接层设置在第二半导体芯片中的每一个和封装基板之间。
[0017]第一组第二导电联接构件和第二组第二导电联接构件具有小于第三导电联接构件的间距的间距。
[0018]第一组第二导电联接构件和第二组第二导电联接构件中的每一个具有与第三导电联接构件中的每一个的尺寸不同的尺寸。
[0019]第一组第二导电联接构件和第二组第二导电联接构件具有与第一组第一导电联接构件和第二组第一导电联接构件的间距相同的间距。
[0020]第一组第一导电联接构件和第二组第一导电联接构件设置在第二半导体芯片中的每一个和第一半导体芯片之间。
[0021]半导体封装还包括散热器，该散热器设置在第一半导体芯片的与内插器相反的后侧表面上。
[0022]半导体封装还包括支承件，该支承件设置在封装基板的边缘上以支承散热器。
[0023]封装基板还包含凹槽，第二半导体芯片的部分插入到该凹槽中。
[0024]第一半导体芯片是包含微处理器、微控制器、数字信号处理核心或接口的片上系统。
[0025]第二半导体芯片中的每一个包含存储器芯片。
[0026]第二半导体芯片中的每一个包含高带宽存储器(HBM)芯片。
[0027]第一半导体芯片具有第一宽度，第二半导体芯片中的每一个具有第二宽度，并且第一宽度大于第二宽度。
[0028]第一半导体芯片具有与第二半导体芯片不同的功能。
[0029]第二半导体芯片包含具有与多个第二芯片不同的功能和尺寸的多个第一芯片。
[0030]第二半导体芯片中的每一个具有基本上相同的功能和尺寸。
[0031 ]第二半导体芯片中的至少两个包含存储器芯片。
[0032]第二半导体芯片包含两个或更多个第二半导体芯片，并且内插器的宽度大于第二半导体芯片的宽度。
[0033]内插器的宽度小于第一半导体芯片的宽度。
[0034]根据实施方式，半导体封装可以包含第一半导体芯片、设置为分别与第一半导体芯片的一部分交叠的第二半导体芯片、设置为与第一半导体芯片的一部分交叠的内插器、以及设置在第二半导体芯片的与第一半导体芯片相反的后侧表面上的封装基板。内插器可以设置在第一半导体芯片和封装基板之间。第一导电联接构件将第一半导体芯片电连接至第二半导体芯片。第二导电联接构件将第一半导体芯片电连接至内插器。第三导电联接构件将内插器电连接至封装基板。
[0035]第二半导体芯片设置为与第一半导体芯片的边缘交叠。
[0036]第二半导体芯片中的每一个具有小于第一半导体芯片的宽度的宽度。
[0037]内插器设置在第二半导体芯片之间，以与第一半导体芯片的中心区域交叠。
[0038]内插器具有小于第一半导体芯片的宽度的宽度。
[0039]第一半导体芯片的中心区域在与第一半导体芯片相交的第一方向上延伸，以具有带的形状，并且第二半导体芯片位于第一半导体芯片的带状中心区域的两侧。内插器设置为与第一半导体芯片的带状中心区域交叠。
[0040]内插器具有在第一方向上大于第一半导体芯片的宽度的长度。
[0041]第二半导体芯片包含分别设置在第一半导体芯片的四个角部区域上的四个芯片。
[0042]第二半导体芯片中的每一个包含用于与第一半导体芯片进行通信的第二接口，并且第一半导体芯片包含分别设置在第一半导体芯片的四个角部区域中的第一接口。第一接口设置为分别面对第二半导体芯片的第二接口。
[0043]第二半导体芯片与封装基板接触或间隔开。
[0044]半导体封装还包括粘接层，该粘接层设置在第二半导体芯片中的每一个和封装基板之间。
[0045]第二导电联接构件具有小于第三导电联接构件的间距的间距。
[0046]第二导电联接构件中的每一个具有与第三导电联接构件中的每一个的尺寸不同的尺寸。
[0047]第二导电联接构件具有等于第一导电联接构件的间距的间距。
[0048]第一导电联接构件设置在第二半导体芯片中的每一个和第一半导体芯片之间。
[0049]半导体封装还包括第四导电联接构件，该第四导电联接构件设置在封装基板的与第一半导体芯片相反的后侧表面上。
[0050]第四导电联接构件具有比第一导电联接构件、第二导电联接构件和第三导电联接构件大的尺寸。
[0051 ]第四导电联接构件被排列为具有大于第二导电联接构件的间距和第三导电联接构件的间距的间距。
[0052 ]第二导电联接构件具有小于100微米的直径。
[0053]第二导电联接构件被排列为具有大于或等于10微米且小于或等于100微米的间距。
[0054]半导体封装还包括散热器，该散热器设置在第一半导体芯片的与内插器相反的后侧表面上。
[0055]半导体封装还包括支承件，该支承件设置在封装基板的边缘上以支承散热器。
[0056]封装基板还包含凹槽，第二半导体芯片的部分插入到该凹槽中。
[0057]第一半导体芯片是包含微处理器、微控制器、数字信号处理核心或接口的片上系统。
[0058]第二半导体芯片中的每一个包含存储器芯片。
[0059]第二半导体芯片中的每一个包含高带宽存储器(HBM)芯片。
[0060]第一半导体芯片包含将第一导电联接构件中的一些电连接至第二导电联接构件中的一些的中间路径。
[0061]根据实施方式，半导体封装可以包含第一半导体芯片、设置为分别与第一半导体芯片的一部分交叠的第二半导体芯片、设置为与第一半导体芯片的一部分交叠的内插器、支承该内插器的支承内插器、以及设置在第二半导体芯片的与第一半导体芯片相反的后侧表面上的封装基板。内插器和支承内插器的堆叠结构设置在第一半导体芯片和封装基板之间。第一导电联接构件将第一半导体芯片电连接至第二半导体芯片。第二导电联接构件将第一半导体芯片电连接至内插器。第三导电联接构件将内插器电连接至支承内插器。第四导电联接构件将支承内插器电连接至封装基板。
[0062]第二导电联接构件具有小于第三导电联接构件的间距和第四导电联接构件的间距的间距。
[0063]第三导电联接构件具有与第四导电联接构件的间距基本上相同的间距。
[0064]内插器包含娃内插器，并且支承内插器包含有机内插器。内插器的宽度小于第一半导体芯片的宽度。
[0065]根据实施方式，半导体封装可以包含第一半导体芯片、设置为分别与第一半导体芯片的一部分交叠的第二半导体芯片、设置为与第一半导体芯片的一部分交叠的内插器、以及设置在第二半导体芯片的与第一半导体芯片相反的后侧表面上的封装基板。内插器设置在第一半导体芯片和封装基板之间。第二组第一内部互连线将设置在第一半导体芯片的前侧表面上的第二组第一接触部电连接至设置在第一半导体芯片的前侧表面上的第三组第一接触部。第二组第二接触部可以设置在第二半导体芯片中的每一个的面对第二组第一接触部的前侧表面上。第二组第三接触部可以在内插器的与封装基板相反的表面上设置成面对第三组第一接触部。第二组第一导电联接构件将第二组第一接触部电连接至第二组第二接触部。第二组第二导电联接构件将第三组第一接触部电连接至第二组第三接触部。第二组第一接触部、第三组第一接触部、第二组第一内部互连线、第二组第二接触部、第二组第三接触部、第二组第一导电联接构件和第二组第二导电联接构件构成将内插器电连接至第二半导体芯片的第二电信号路径。
[0066]半导体封装还包括将第一半导体芯片电连接至第二半导体芯片的第一电信号路径，并且该第一电信号路径包含:第一组第一接触部，该第一组第一接触部设置在第一半导体芯片的前侧表面上；第一组第一内部互连线，该第一组第一内部互连线连接至第一组第一接触部;第一组第二接触部，该第一组第二接触部在第二半导体芯片的前侧表面上设置成面对第一组第一接触部；以及第一组第一导电联接构件，该第一组第一导电联接构件将第一组第一接触部电连接至第一组第二接触部。
[0067]半导体封装还包括第三电信号路径，该第三电信号路径将内插器电连接至第一半导体芯片，并且该第三电信号路径包含:第四组第一接触部，该第四组第一接触部设置在第一半导体芯片的前侧表面上；第三组第一内部互连线，该第三组第一内部互连线连接至第四组第一接触部;第一组第三接触部，该第一组第三接触部在内插器的与封装基板相反的表面上设置成面对第四组第一接触部；以及第一组第二导电联接构件，该第一组第二导电联接构件将第四组第一接触部电连接至第一组第三接触部。
[0068]第二半导体芯片设置为与第一半导体芯片的边缘交叠。
[0069]内插器设置在第二半导体芯片之间以与第一半导体芯片的中心区域交叠。
[0070]第二半导体芯片包含分别设置在第一半导体芯片的四个角部区域上的四个芯片。
[0071]第二半导体芯片中的每一个包含用于与第一半导体芯片进行通信的第二接口。第一半导体芯片包含分别设置在第一半导体芯片的四个角部区域中的第一接口，并且第一接口设置为分别面对第二半导体芯片的第二接口。
[0072]第二半导体芯片与封装基板接触或间隔开。
[0073]半导体封装还包括粘接层，该粘接层设置在第二半导体芯片中的每一个和封装基板之间。
[0074]半导体封装还包括散热器，该散热器设置在第一半导体芯片的与内插器相反的后侧表面上。
[0075]半导体封装还包括支承件，该支承件设置在封装基板的边缘上以支承散热器。
[0076]封装基板还包含凹槽，第二半导体芯片的部分插入到该凹槽中。
[0077]内插器的宽度小于第一半导体芯片的宽度。
[0078]根据实施方式，可以提供一种包含封装的电子系统。该封装可以包含第一半导体芯片，该第一半导体芯片包含设置在该第一半导体芯片的前侧表面上的第一组第一接触部、第二组第一接触部、第三组第一接触部和第四组第一接触部。第二组第一接触部可以经由第二组第一内部互连线连接至第三组第一接触部。第二半导体芯片可以在第一半导体芯片的前侧表面上设置成分别与第一半导体芯片的一部分交叠。第二半导体芯片中的每一个包含第一组第二接触部和第二组第二接触部，该第一组第二接触部和该第二组第二接触部可以在第二半导体芯片的前侧表面上设置成分别面对第一组第一接触部和第二组第一接触部。内插器可以在第一半导体芯片的前侧表面上设置成与第一半导体芯片的一部分交叠。内插器可以包含第二组第三接触部和第一组第三接触部，该第二组第三接触部和该第一组第三接触部在内插器的前侧表面上设置成分别面对第三组第一接触部和第四组第一接触部。封装基板设置在第二半导体芯片的与第一半导体芯片相反的后侧表面上。内插器可以设置在第一半导体芯片和封装基板之间。第一组第一导电联接构件将第一组第一接触部电连接至第一组第二接触部，并且第二组第一导电联接构件将第二组第一接触部电连接至第二组第二接触部。第二组第二导电联接构件将第三组第一接触部电连接至第二组第三接触部，并且第一组第二导电联接构件将第四组第一接触部电连接至第一组第三接触部。第三导电联接构件将内插器与封装基板结合。
[0079]内插器的宽度小于第一半导体芯片的宽度。
[0080]根据实施方式，提供了一种包含封装的电子系统。该封装可以包含第一半导体芯片、设置为分别与第一半导体芯片的一部分交叠的第二半导体芯片、设置为与第一半导体芯片的一部分交叠的内插器、以及设置在第二半导体芯片的与第一半导体芯片相反的后侧表面上的封装基板。内插器可以设置在第一半导体芯片和封装基板之间。第一导电联接构件将第一半导体芯片电连接至第二半导体芯片。第二导电联接构件将第一半导体芯片电连接至内插器。第三导电联接构件将内插器电连接至封装基板。
[0081]内插器的宽度小于第一半导体芯片的宽度。
[0082]根据实施方式，提供了一种包含封装的电子系统。该封装可以包含第一半导体芯片、设置为分别与第一半导体芯片的一部分交叠的第二半导体芯片、设置为与第一半导体芯片的一部分交叠的内插器、支承该内插器的支承内插器、以及设置在第二半导体芯片的与第一半导体芯片相反的后侧表面上的封装基板。内插器和支承内插器的堆叠结构可以设置在第一半导体芯片和封装基板之间。第一导电联接构件将第一半导体芯片电连接至第二半导体芯片。第二导电联接构件将第一半导体芯片电连接至内插器。第三导电联接构件将内插器电连接至支承内插器。第四导电联接构件将支承内插器电连接至封装基板。内插器的宽度小于第一半导体芯片的宽度。
[0083]内插器的宽度小于第一半导体芯片的宽度。
[0084]根据实施方式，可以提供一种包含封装的电子系统。该封装可以包含第一半导体芯片、设置为分别与第一半导体芯片的一部分交叠的第二半导体芯片、设置为与第一半导体芯片的一部分交叠的内插器、以及设置在第二半导体芯片的与第一半导体芯片相反的后侧表面上的封装基板。内插器可以设置在第一半导体芯片和封装基板之间。第二组第一内部互连线将设置在第一半导体芯片的前侧表面上的第二组第一接触部电连接至设置在第一半导体芯片的前侧表面上的第三组第一接触部。第二组第二接触部可以在第二半导体芯片中的每一个的前侧表面上设置成面对第二组第一接触部。第二组第三接触部可以在内插器的与封装基板相反的表面上设置成面对第三组第一接触部。第二组第一导电联接构件将第二组第一接触部电连接至第二组第二接触部。第二组第二导电联接构件将第三组第一接触部电连接至第二组第三接触部。第二组第一接触部、第三组第一接触部、第二组第一内部互连线、第二组第二接触部、第二组第三接触部、第二组第一导电联接构件和第二组第二导电联接构件构成将内插器电连接至第二半导体芯片的第二电信号路径。
[0085]内插器的宽度小于第一半导体芯片的宽度。
[0086]附记1.一种半导体封装，该半导体封装包括:
[0087]第一半导体芯片，所述第一半导体芯片包含设置在所述第一半导体芯片的前侧表面上的第一组第一接触部、第二组第一接触部、第三组第一接触部和第四组第一接触部，其中，所述第二组第一接触部经由第二组第一内部互连线连接至所述第三组第一接触部；
[0088]第二半导体芯片，所述第二半导体芯片在所述第一半导体芯片的前侧表面上设置成分别与所述第一半导体芯片的一部分交叠，其中，所述第二半导体芯片中的每一个包含第一组第二接触部和第二组第二接触部，所述第一组第二接触部和所述第二组第二接触部在所述第二半导体芯片的前侧表面上设置成分别面对所述第一组第一接触部和所述第二组第一接触部；
[0089]内插器，所述内插器在所述第一半导体芯片的前侧表面上设置成与所述第一半导体芯片的一部分交叠，其中，所述内插器包含第二组第三接触部和第一组第三接触部，所述第二组第三接触部和所述第一组第三接触部在所述内插器的前侧表面上设置成分别面对所述第三组第一接触部和所述第四组第一接触部；
[0090]封装基板，所述封装基板设置在所述第二半导体芯片的与所述第一半导体芯片相反的后侧表面上，其中，所述内插器设置在所述第一半导体芯片和所述封装基板之间；
[0091]第一组第一导电联接构件和第二组第一导电联接构件，所述第一组第一导电联接构件和所述第二组第一导电联接构件分别将所述第一组第一接触部和所述第二组第一接触部连接至所述第一组第二接触部和所述第二组第二接触部；
[0092]第二组第二导电联接构件和第一组第二导电联接构件，所述第二组第二导电联接构件和所述第一组第二导电联接构件分别将所述第三组第一接触部和所述第四组第一接触部连接至所述第二组第三接触部和所述第一组第三接触部；以及
[0093]第三导电联接构件，所述第三导电联接构件将所述内插器与所述封装基板结合。
[0094]附记2.根据附记I所述的半导体封装，其中，所述第一半导体芯片还包含介电层，所述介电层沿着所述第一半导体芯片的所述前侧表面设置以使所述第一组第一接触部至所述第四组第一接触部与所述第二组第一内部互连线彼此绝缘。
[0095]附记3.根据附记2所述的半导体封装，其中，所述第一半导体芯片还包含第一组第一内部互连线，所述第一组第一内部互连线基本上穿透所述介电层以将所述第一组第一接触部电连接至嵌入在所述第一半导体芯片中的第一半导体管芯。
[0096]附记4.根据附记3所述的半导体封装，其中，所述第一组第一接触部、所述第一组第一内部互连线、所述第一组第一导电联接构件和所述第一组第二接触部构成将所述第一半导体芯片电连接至所述第二半导体芯片的第一电信号路径。
[0097]附记5.根据附记3所述的半导体封装，其中，所述介电层将所述第二组第一内部互连线与所述第一半导体管芯电绝缘。
[0098]附记6.根据附记3所述的半导体封装，其中，所述第一半导体芯片还包含第三组第一内部互连线，所述第三组第一内部互连线基本上穿透所述介电层以将所述第四组第一接触部电连接至所述第一半导体管芯。
[0099]附记7.根据附记6所述的半导体封装，其中，所述第四组第一接触部、所述第三组第一内部互连线、所述第一组第二导电联接构件和所述第一组第三接触部构成将所述内插器电连接至所述第一半导体芯片的第三电信号路径。
[0100]附记8.根据附记I所述的半导体封装，其中，所述第二组第一接触部、所述第二组第一内部互连线、所述第三组第一接触部、所述第二组第一导电联接构件、所述第二组第二接触部、所述第二组第三接触部和所述第二组第二导电联接构件构成将所述内插器电连接至所述第二半导体管芯的第二电信号路径。
[0101]附记9.根据附记I所述的半导体封装，
[0102]其中，所述第二组第一接触部设置为与所述第三组第一接触部相邻;并且
[0103]其中，所述第二组第二接触部在所述第二半导体芯片的与所述内插器相邻的边缘上设置成面对所述第二组第一接触部。
[0104]附记10.根据附记I所述的半导体封装，其中，所述第二半导体芯片设置为与所述第一半导体芯片的边缘交叠。
[0105]附记11.根据附记10所述的半导体封装，其中，所述内插器设置在所述第二半导体芯片之间以与所述第一半导体芯片的中心区域交叠。
[0106]附记12.根据附记11所述的半导体封装，
[0107]其中，所述第一半导体芯片的所述中心区域在与所述第一半导体芯片相交的第一方向上延伸，以具有带形状；
[0108]其中，所述第二半导体芯片位于所述第一半导体芯片的带状的所述中心区域的两侧;并且
[0109]其中，所述内插器设置为与所述第一半导体芯片的带状的所述中心区域交叠。
[0110]附记13.根据附记12所述的半导体封装，其中，所述内插器具有在所述第一方向上大于所述第一半导体芯片的宽度的长度。
[0111]附记14.根据附记13所述的半导体封装，其中，所述第二半导体芯片包含四个芯片，所述四个芯片分别设置在所述第一半导体芯片的四个角部区域上。
[0112]附记15.根据附记14所述的半导体封装，
[0113]其中，所述第二组第一接触部设置为与所述第一半导体芯片的带状的所述中心区域相邻；
[0114]其中，所述第三组第一接触部设置在所述第一半导体芯片的与所述第二组第一接触部相邻的带状的所述中心区域的边缘上;并且
[0115]其中，所述第二组第一内部互连线从所述第一半导体芯片的带状的所述中心区域延伸到所述第一半导体芯片的边缘中。
[0116]附记16.根据附记I所述的半导体封装，其中，所述第二半导体芯片与所述封装基板接触或者与所述封装基板间隔开。
[0117]附记17.根据附记I所述的半导体封装，该半导体封装还包括粘接层，所述粘接层设置在所述第二半导体芯片中的每一个和所述封装基板之间。
[0118]附记18.根据附记I所述的半导体封装，其中，所述内插器的宽度小于所述第一半导体芯片的宽度。
[0119]附记19.一种半导体封装，该半导体封装包括:
[0120]第一半导体芯片；
[0121]第二半导体芯片，所述第二半导体芯片设置为分别与所述第一半导体芯片的一部分交叠；
[0122]内插器，所述内插器设置为与所述第一半导体芯片的一部分交叠；
[0123]封装基板，所述封装基板设置在所述第二半导体芯片的与所述第一半导体芯片相反的后侧表面上，其中，所述内插器设置在所述第一半导体芯片和所述封装基板之间；
[0124]第一导电联接构件，所述第一导电联接构件将所述第一半导体芯片连接至所述第二半导体芯片；
[0125]第二导电联接构件，所述第二导电联接构件将所述第一半导体芯片连接至所述内插器；以及
[0126]第三导电联接构件，所述第三导电联接构件将所述内插器连接至所述封装基板。
[0127]附记20.一种半导体封装，该半导体封装包括:
[0128]第一半导体芯片；
[0129]第二半导体芯片，所述第二半导体芯片设置为分别与所述第一半导体芯片的一部分交叠；
[0130]内插器，所述内插器设置为与所述第一半导体芯片的一部分交叠；
[0131 ]支承内插器，所述支承内插器支承所述内插器；
[0132]封装基板，所述封装基板设置在所述第二半导体芯片的与所述第一半导体芯片相反的后侧表面上，其中，所述内插器和所述支承内插器的堆叠结构设置在所述第一半导体芯片和所述封装基板之间；
[0133]第一导电联接构件，所述第一导电联接构件将所述第一半导体芯片连接至所述第二半导体芯片；
[0134]第二导电联接构件，所述第二导电联接构件将所述第一半导体芯片连接至所述内插器；
[0135]第三导电联接构件，所述第三导电联接构件将所述内插器连接至所述支承内插器；以及
[0136]第四导电联接构件，所述第四导电联接构件将所述支承内插器连接至所述封装基板。
【附图说明】
[0137]图1是例示了根据实施方式的半导体封装的示例代表的截面图。
[0138]图2是例示了根据实施方式的半导体封装的示例代表的布局图。
[0139]图3是例示了根据实施方式的半导体封装的示例代表的布局图。
[0140]图4是例示了根据实施方式的半导体封装的示例代表的截面图。
[0141]图5是例示了图3的半导体封装与包含在该半导体封装中的延伸线一起的示例代表的布局图。
[0142]图6和图7是例示了包含在根据实施方式的半导体封装中的半导体芯片之间的信号传输路径的示例代表的示意图。
[0143]图8是例示了根据实施方式的半导体封装的互连结构的示例代表的截面图。
[0144]图9是例示了包含在根据实施方式的半导体封装中的半导体芯片的接触部的阵列的不例代表的布局图。
[0145]图10是例示了包含在根据实施方式的半导体封装中的第一半导体芯片的第一接触部的阵列的示例代表的布局图。
[0146]图11是例示了根据实施方式的半导体封装的内插器的示例代表的截面图。
[0147]图12是例示了包含在根据实施方式的半导体封装中的第二半导体芯片的示例代表的截面图。
[0148]图13是例示了根据实施方式的半导体封装的封装基板的示例代表的截面图。
[0149]图14是在图13中例示的封装基板的示例代表的布局图。
[0150]图15是例示了根据实施方式的半导体封装的示例代表的截面图。
[0151]图16是例示了根据实施方式的半导体封装的示例代表的截面图。
[0152]图17和图18是例示了根据实施方式的半导体封装的示例代表的截面图。
[0153]图19是例示了图17和图18中例示的封装基板的示例代表的布局图。
[0154]图20是例示了根据实施方式的半导体封装的示例代表的截面图。
[0155]图21是例示了包含在图20的半导体封装中的内插器堆叠结构的示例代表的截面图。
[0156]图22是例示了包含根据一些实施方式的封装中的至少一个的电子系统的示例代表的框图。
【具体实施方式】
[0157]将理解的是，虽然在本文中可以使用术语第一、第二、第三等来描述各个元件，但是这些元件不应由这些术语限制。这些术语仅被用来将一元件与另一元件区分开来。因此，在不脱离本发明构思的教导的情况下，一些实施方式中的第一元件可以在其它实施方式中被称为第二元件。
[0158]还将理解的是，当一个元件被称为“在”另一个元件“上”、“上方”、“下”或“下方”时，它可以分别直接在其它元件“上”、“上方”、“下”、“下方”、“之中”或“之内”，或者还可以存在中间元件。因此，本文中使用的诸如“在……上”、“在……上方”、“在……下”、“在……下方”、“在……之中”或“在……之内”这样的术语只用于描述特定的实施方式的目的，而不旨在限制发明构思。
[0159]还将理解的是，当一个元件被称为“连接”或者“联接”到另一个元件时，它可以直接连接或者联接到其它元件，或者可以存在中间元件。相比之下，当一个元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。用来描述元件或层之间的关系的其它词语应当按相同的方式来解释。
[0160]在下面的实施方式中，可以通过使用管芯锯切处理将诸如晶片这样的半导体基板分离成多个管芯来获得半导体芯片。在一些情况下，半导体芯片的每一个可以包含安装在半导体基板上的半导体管芯或者堆叠在封装基板上的多个半导体管芯。如果在封装基板上堆叠多个半导体管芯以形成半导体封装，则所述多个半导体管芯可以通过诸如硅通孔(TSV)这样的贯穿电极(或通孔)彼此电连接。半导体芯片可以对应于存储器芯片。存储器芯片可以包含集成在半导体基板上和/或集成在半导体基板中的动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路、闪速电路、磁阻式随机存取存储器(MRAM)电路、电阻式随机存取存储器(ReRAM)电路、铁电随机存取存储器(FeRAM)电路或相变随机存取存储器(PcRAM)电路。
[0161]在一些实施方式中，半导体芯片可以对应于逻辑芯片，例如，具有各种功能的片上系统(SoC) AoC可以包含微处理器、微控制器、数字信号处理核心或接口。微处理器可以包含中央处理单元(CPU)或图形处理单元(GPU)。半导体芯片可以是高带宽存储器(HBM)。
[0162]在高性能计算系统中，由于存储器器件，可能发生瓶颈现象。因此，可以采用诸如HBM这样的下一代高性能DRAM器件作为半导体存储器器件。HBM可以对应于包含使用TSV技术堆叠以获得其高带宽的多个存储器管芯的存储器标准。HBM可以具有许多输入/输出(I/O)引脚(例如，1024个I/O引脚)以扩大存储带宽。因此，可以在SIP中采用内插器以实现与增多的I/O引脚对应的信号线的数目。
[0163]SIP可能需要很多互连线来将多个半导体芯片彼此电连接。因此，SIP可以采用内插器来增加设置在有限的区域中的互连线的数目。可以使用用于形成半导体管芯的工序来制造内插器。因此，内插器的互连线可以被形成为具有小于I微米的精细间距。因此，内插器可以具有增加设置在有限的区域中的互连线的数目的优点。另外，内插器可以包含将内插器的下表面上设置的下互连线电连接至内插器的上表面上设置的上互连线的诸如TSV这样的贯穿电极(或通孔)。内插器的互连线可以形成为具有小于诸如印刷电路板(PCB)这样的普通封装基板的互连线的间距的精细间距。例如，可以在SIP封装中采用使用硅晶片而制造的娃内插器。
[0164]各个实施方式可以针对包含内插器的半导体封装和包含该半导体封装的电子系统。
[0165]图1是例示了根据实施方式的半导体封装10的示例代表的截面图。
[0166]参照图1，半导体封装10可以包含第一半导体芯片100、附接至第一半导体芯片100的表面的第二半导体芯片200和将第一半导体芯片100电连接和物理地连接(或机械地连接)至封装基板400的内插器300。第二半导体芯片200可以安装在第一半导体芯片100的表面上，并且可以设置在封装基板400和第一半导体芯片100之间。
[0167]第一半导体芯片100可以具有与第二半导体芯片200中的每一个的尺寸不同的尺寸。例如，第二半导体芯片200中的每一个的宽度W2可以小于第一半导体芯片100的宽度W1。第一半导体芯片100可以是形成有集成电路的半导体管芯，或者可以具有包含由模制构件包封的半导体管芯的封装形状。第二半导体芯片200中的每一个可以是形成有集成电路的半导体管芯，或者可以具有包含由模制构件包封的半导体管芯的封装形状。第一半导体芯片100可以具有与第二半导体芯片200不同的功能。
[0168]第一半导体芯片100可以包含具有SoC形式的逻辑芯片。第一半导体芯片100可以包含集成有微处理器、微控制器、数字信号处理核心或接口的半导体管芯。第一半导体芯片100可以包含这种半导体管芯和用于包封半导体管芯的模制构件。微处理器可以包括CPU或GPU。第二半导体芯片200可以包含诸如DRAM器件这样的存储器器件。第二半导体芯片200可以包含具有HBM方案的存储器芯片。第二半导体芯片200可以与第一半导体芯片100进行通信。第二半导体芯片200可以是HBM芯片。
[0169]由于半导体封装10需要大容量的存储器，因此半导体封装10可以具有多个第二半导体芯片200。例如，由于第一半导体芯片100中包含的处理器的操作需要大容量的存储器，因此第二半导体芯片200中的每一个可以被构造为包含高度集成的DRAM芯片，并且第二半导体芯片200可以电连接至第一半导体芯片100。第二半导体芯片200可以在第一半导体芯片100和封装基板400之间按一维方式排列或按二维方式排列。在一些实施方式中，第二半导体芯片200可以包含具有功能不同或尺寸不同的多个芯片。另选地，第二半导体芯片200可以包含具有功能相同和尺寸相同的多个芯片。
[0170]第二半导体芯片200中的每一个的宽度W2可以小于第一半导体芯片100的宽度Wl。至少两个或更多个第二半导体芯片200可以分别安装在第一半导体芯片100的表面上，以与第一半导体芯片100交叠。第二半导体芯片200可以设置在第一半导体芯片100的两个边缘上，以关于第一半导体芯片100的中心点对称。半导体封装10可以具有平衡的构造，并且互连线或连接构件可以在整个半导体封装10中均匀地设置。
[0171]第一半导体芯片100可以具有第一区域101和与第一区域101不同的一对第二区域102。例如，该对第二区域102可以位于第一半导体芯片100的两个边缘处，并且第一区域101可以位于该对第二区域102之间。第二半导体芯片200可以安装在第一半导体芯片100的第二区域102上。第一半导体芯片100可以具有彼此相反的第一表面108和第二表面109，第二半导体芯片200中的每一个可以具有彼此相反的第三表面208和第四表面209。第二半导体芯片200中的每一个可以安装在第一半导体芯片100上，使得第四表面209面对第一半导体芯片100的第二表面109。
[0172]第二半导体芯片200可以经由第一导电联接构件500连接至第一半导体芯片100。第一导电联接构件500的第一端可以与第一半导体芯片100的第二表面109结合，并且第一导电联接构件500的第二端可以与第二半导体芯片200的第四表面209结合。第二半导体芯片200可以经由第一导电联接构件500与第一半导体芯片100机械地结合并且电连接至第一半导体芯片100。例如，第一导电联接构件500可以对应于将第二半导体芯片200连接至第一半导体芯片100的芯片间联接构件。第一导电联接构件500可以具有几微米至几十微米的尺寸。例如，第一导电联接构件500中的每一个可以具有小于100微米的直径。第一导电联接构件500可以是微凸块(bump)。第一导电联接构件500可以排列成具有约10微米至约100微米的间距。
[0173]内插器300可以位于第二半导体芯片200中的每一个的一侧，并且基本上与第二半导体芯片200位于相同的水平面。内插器300可以被用作将第一芯片100机械地连接或电连接至封装基板400的中间构件或中间基板。内插器300可以是包含互连结构的硅内插器。该互连结构可以包含穿透硅基板的TSV。
[0174]当多个第二半导体芯片200安装在第一半导体芯片100上时，内插器300可以位于第二半导体芯片200中的每一个的一侧，并且可以与第二半导体芯片200间隔开。内插器300可以设置在安装在第一半导体芯片100的两个边缘上的第二半导体芯片200之间。也就是说，内插器300可以设置为与第一半导体芯片100的第一区域101交叠，并且插置在可以设置为与第一半导体芯片100的第二区域102交叠的第二半导体芯片200之间。内插器300可以插置在第一半导体芯片100和封装基板400之间。内插器300可以用作将第一半导体芯片100电连接至封装基板400的连接构件。内插器300可以对应于具有宽度W3的内插器，该宽度W3小于第一半导体芯片100的宽度Wl。当第二半导体芯片200的数目是两个或更多个时，内插器300的宽度W3可以大于第二半导体芯片200的宽度W2。
[0175]内插器300可以对应于具有彼此相反的第五表面308和第六表面309的基板主体。内插器300的第六表面309可以面对第一半导体芯片100的第二表面109，并且内插器300的第五表面308可以面对封装基板400。内插器300可以经由第二导电联接构件600电连接至第一半导体芯片100。内插器300可以经由第三导电联接构件700电连接至封装基板400。
[0176]第二导电联接构件600的第一端可以与第一半导体芯片100的第一区域101中的第二表面109结合，并且第二导电联接构件600的第二端可以与内插器300的第六表面309结合。第一半导体芯片100可以经由第二导电联接构件600与内插器300机械地结合并且电连接至内插器300。也就是说，第二导电联接构件600可以将第一半导体芯片100连接至内插器300。第二导电联接构件600可以具有几微米至几十微米的尺寸。例如，第二导电联接构件600中的每一个可以具有小于100微米的直径。第二导电联接构件600可以是微凸块。第二导电联接构件600可以排列成具有约10微米至约100微米的间距。由于第二导电联接构件600连接至第一半导体芯片100的第二表面109，因此第二导电联接构件600可以具有与第一导电联接构件500基本上相同的尺寸和间距。
[0177]可以引入第三导电联接构件700以将内插器300的第五表面308与封装基板400的表面结合。封装基板400可以包含具有彼此相反的第七表面408和第八表面409的基板主体。封装基板400的第七表面408可以面对第二半导体芯片200的第三表面208和内插器300的第五表面308。第三导电联接构件700的第一端可以与内插器300的第五表面308结合，并且第三导电联接构件700的第二端可以与封装基板400的第七表面408结合。内插器300可以经由第三导电联接构件700与封装基板400机械地结合并且电连接至封装基板400。也就是说，第三导电联接构件700可以将内插器300连接至封装基板400。
[0178]第三导电联接构件700可以具有几十微米至几百微米的尺寸。第三导电联接构件700可以是凸块，该凸块具有大于用作第二导电联接构件600的微凸块的直径和高度的的直径和高度。第三导电联接构件700可以排列为具有间距P2，该间距P2大于第二导电联接构件600的间距Pl ο例如，第三导电联接构件700可以排列为具有约40微米至约400微米的间距。
[0179]封装基板400可以是PCB，在该PCB上安装有第一半导体芯片100和第二半导体芯片200的堆叠结构。封装基板400可以经由内插器300以及第二导电联接构件600和第三导电联接构件700连接至第一半导体芯片100。在一些实施方式中，封装基板400的第七表面408可以与第二半导体芯片200的第三表面208基本上接触。然而，在封装基板400和第二半导体芯片200之间不设置导电联接构件或互连结构。也就是说，封装基板400可以经由内插器300和第一半导体芯片100电连接至第二半导体芯片200，并且封装基板400的第七表面408可以不与第二半导体芯片200的第三表面208结合。也就是说，在封装基板400的第七表面408和第二半导体芯片200的第三表面208的(与第二半导体芯片200交叠的)芯片交叠区域408A之间不设置导电联接构件。
[0180]多个第四导电联接构件800可以设置在封装基板400的与第一半导体芯片100和第二半导体芯片200相反的第八表面409上。半导体封装10可以经由第四导电联接构件800电连接至外部器件或外部模块。第四导电联接构件800可以是例如凸块或焊球。第四导电联接构件800可以具有大于第一导电联接构件500、第二导电联接构件600和第三导电联接构件700的尺寸的尺寸。例如，第四导电联接构件800中的每一个可以具有大于第一导电联接构件500、第二导电联接构件600和第三导电联接构件700的直径和高度的直径和高度。另外，第四导电联接构件800可以排列成具有间距P3，该间距P3大于第二导电联接构件600的间距Pl和第三导电联接构件700的间距P2。
[0181]图2是例示了根据实施方式的半导体封装11的示例代表的布局图，并且图3是例示了根据实施方式的半导体封装12的示例代表的布局图。
[0182]图2中例示的半导体封装11的布局图可以对应于图1中例示的半导体封装10的平面图。半导体封装11可以包含第一半导体芯片100和第二半导体芯片200的堆叠结构。第二半导体芯片200可以安装在第一半导体芯片100的第二表面109上。第一半导体芯片100可以包含第一区域101和一对第二区域102。第一半导体芯片100的两个边缘可以对应于该对第二区域102。第二区域102之间的区域可以对应于第一区域101。第二半导体芯片200可以设置在第一半导体芯片100的第二区域102上。第一区域101和第二区域102可以彼此平行或彼此基本上平行，以具有带的形状。
[0183]第二半导体芯片200可以在第一半导体芯片100的第二区域102上按二维方式排列，并且可以彼此间隔开。在一个实施方式中，第二半导体芯片的数目可以是四个，并且第二半导体芯片200可以分别位于第一半导体芯片100的四个角部区域102C上。如图1中例示，第二半导体芯片200可以安装在第一半导体芯片100上，使得第二半导体芯片200的第四表面209面对第一半导体芯片100的第二表面109。
[0184]第二半导体芯片200可以安装在第一半导体芯片100的第二区域102中的角部区域102C上，并且内插器300可以设置在第一半导体芯片100的第一区域101上。因此，内插器300的宽度W3可以小于第一半导体芯片100的宽度W1。然而，可以独立地限定内插器300的长度。内插器300的长度L3可以大于第一半导体芯片100的长度LI。如果内插器300的长度L3大于第一半导体芯片100的长度LI，则能够增大内插器300的平面面积。然而，在一些实施方式中，内插器300的长度L3可以小于或等于第一半导体芯片100的长度LI。
[0185]可以通过将内插器300设置在第二半导体芯片200旁边以与第一半导体芯片100交叠来减小内插器300的平面面积。可以通过将内插器300设置在第二半导体芯片被排列所沿的两个列之间来减小内插器300的平面面积。
[0186]图3中例示的半导体封装12可以被构造为包含宽的内插器300R、设置在该内插器300R上的第三半导体芯片100R、以及设置在该内插器300R上以位于第三半导体芯片100R的两侧的第四半导体芯片200R。由于所有的第三半导体芯片100R和第四半导体芯片200R安装在内插器300R的一个表面上，因此内插器300R可以具有大于第三半导体芯片100R的宽度SI以及第四半导体芯片200的宽度S2的宽度S3。根据在图2中例示的半导体封装11，第二半导体芯片200可以安装在第一半导体芯片100的第二区域102中的角部区域102C上，并且内插器300可以设置为与第一半导体芯片100的在第二半导体芯片200之间的第一区域101交叠。图2中例示的内插器300的宽度W3可以小于图3中例示的内插器300R的宽度S3。也就是说，当图2中例示的第一半导体芯片100的尺寸和图3中例示的第三半导体芯片100R的尺寸基本上相同，并且图2中例示的第二半导体芯片200的尺寸与图3中例示的第四半导体芯片200R的尺寸基本上相同时，图2中的内插器300的尺寸要求可以小于图3中的内插器300R的尺寸要求。
[0187]与半导体封装12相比，半导体封装11可以具有减小的尺寸。这是因为内插器300和第二半导体芯片200安装在第一半导体芯片100上，而第三半导体芯片100R和第四半导体芯片200R安装在内插器300R上。
[0188]图4是例示了根据实施方式的半导体封装13的示例代表的截面图。
[0189]参照图4，半导体封装13可以被构造为包含第一半导体芯片100和第二半导体芯片200，该第二半导体芯片200具有与第一半导体芯片100不同的尺寸。第二半导体芯片200可以通过第一导电联接构件500与第一半导体芯片100机械地结合。第一导电联接构件500可以设置在第一半导体芯片100和第二半导体芯片200之间。第一导电联接构件500可以包含第一组第一导电联接构件510和第二组第一导电联接构件530。第一组第一导电联接构件510和第二组第一导电联接构件530的第一端可以与第一半导体芯片100的第二表面109结合。第一组第一导电联接构件510和第二组第一导电联接构件530的第二端可以与第二半导体芯片200的第四表面209结合。
[0190]可以引入第一组第一导电联接构件510以提供第一半导体芯片100和第二半导体芯片200之间的第一电信号路径501。例如，可以经由第一电信号路径501来执行第一半导体芯片100和第二半导体芯片200之间的电信号传输。例如，第一组第一导电联接构件510可以将第一半导体芯片100中的微处理器或微控制器连接至第二半导体芯片200中的存储器器件。
[0191]由于第二半导体芯片200设置为与第一半导体芯片100的部分(S卩，第二区域102)交叠，因此可以使第一电信号路径501的长度最小，这是因为第一组第一导电联接构件510在没有诸如重新分配层这样的附加电路径的情况下设置在第一半导体芯片100和第二半导体芯片200之间。因此，可以改进半导体封装13的信号集成。第一电信号路径501中的每一个的长度取决于第一组第一导电联接构件510的高度Hl。
[0192]参照图5，如果(与第二半导体芯片200对应的)第四半导体芯片200R设置在(与第一半导体芯片100对应的)第三半导体芯片100R旁边，则用于将第四半导体芯片200R中的每一个与第三半导体芯片100R联接的延伸线510R可以设置为将第三半导体芯片100R电连接至第四半导体芯片200R中的每一个，并且对第四半导体芯片200R中的每一个和第三半导体芯片100R之间的距离Dl进行补偿。如图5中例示，延伸线510R可以设置在形成在内插器300R上或内插器300R中的互连线中。
[0193]图5是例示了图3的半导体封装12与包含在该半导体封装12中的延伸线510R—起的示例代表的布局图。延伸线510R必须延伸为具有大于第四半导体芯片200R中的每一个和第三半导体芯片100R之间的距离Dl的长度。因为第三半导体芯片100R和第四半导体芯片200R之间的电信号路径包含延伸线510R，因此第三半导体芯片100R和第四半导体芯片200R之间的电信号路径的长度大于图4中的第一半导体芯片100和第二半导体芯片200之间的电信号路径的长度。因此，与图4中例示的半导体封装13相比，图5中例示的半导体封装12的信号集成可以被退化。
[0194]图6例示了包含在半导体封装10或13中的第二半导体芯片200中的一个和第一半导体芯片100之间的信号传输路径的示例代表。
[0195]参照图6，第一半导体芯片100可以包含用于联网的第一接口 110，并且第二半导体芯片200也可以包含用于联网的第二接口 210。为了减小第一半导体芯片100和第二半导体芯片200之间的电信号路径(S卩，信号传输路径)的长度，第二半导体芯片200可以设置为与第一半导体芯片100交叠，使得第二接口 210面对第一接口 110。例如，第二半导体芯片200可以安装在第一半导体芯片100上，使得第二半导体芯片200的物理层(PHY区域)面对第一半导体芯片100的PHY区域。因此，由于第二半导体芯片200的PHY区域能够仅经由第一组第一导电联接构件510连接至第一半导体芯片100的PHY区域，因此可以使第一电信号路径510的长度最小化，以实现第一半导体芯片100和第二半导体芯片200之间的快速通信。
[0196]图7例示了包含在半导体封装10或13中的第一半导体芯片100和多个第二半导体芯片200之间的信号传输路径的示例代表。
[0197]参照图7，如果第二半导体芯片200包含四个第二半导体芯片200A、200B、200C和200D，则这四个第二半导体芯片200A、200B、200C和200D可以分别设置在第一半导体芯片100的四个角部区域上。在该示例中，第二半导体芯片200A、200B、200C和200D可以分别包含第二接口 210A、210B、210C和210D，并且第一半导体芯片100可以包含被设置为分别对应于第二接口21(^、2108、210(:和2100的第一接口11(^、1108、110(:和1100。结果，第一接口11(^、110B、I1C和I1D也可以分别设置在第一半导体芯片100的四个角部区域中。因此，第一接口 11OA、11OB、11OC和11OD可以分别经由具有减小的长度的四个第一电信号路径501连接至第二接口 210A、210B、210C和210D。这四个第一电信号路径501可以具有基本上相同的长度。
[0198]第二半导体芯片200A、200B、200C和200D可以设置为在平面图中关于第一半导体芯片100的中心点点对称。因此，第一半导体芯片100和第二半导体芯片200A、200B、200C和200D可以设置为具有平衡的构造，并且提供半导体封装10或13的最佳特性。
[0199]再次参照图4，第二组第一导电联接构件530也可以插置在第一半导体芯片100和第二半导体芯片200之间，以将第一半导体芯片100的第二表面109和第二半导体芯片200的第四表面209结合。第二组第一导电联接构件530中的每一个可以对应于将内插器300电连接至第二半导体芯片200的第二电信号路径602中的一个的一部分。第二电信号路径602中的每一个可以是经由第一半导体芯片100的第二表面109的一部分将内插器300连接至第二半导体芯片200中的一个的路径。
[0200]第二组第一导电联接构件530中的每一个可以对应于第二电信号路径602中的任一个的一部分。另外，第二电信号路径602中的每一个可以包含设置在第一半导体芯片100的第二表面109处的中间路径602A。虽然中间路径602A设置在第一半导体芯片100的第二表面109处，但是中间路径602A可以与第一半导体芯片100基本上绝缘。因此，第二组第一导电联接构件530可以设置在第二半导体芯片200的第四表面209的预定区域上，这些预定区域不同于设置有第一组第一导电联接构件510的区域。与第一组第一导电联接构件510不同，第二组第一导电联接构件530不将第一半导体芯片100电连接至第二半导体芯片200。因此，第二半导体芯片200可以不经由第二组第一导电联接构件530电连接至第一半导体芯片100。因此，第二半导体芯片200可以不经由第二组第一导电联接构件530与第一半导体芯片100直接通信。虽然采用第二组第一导电联接构件530来构成与包含第一组第一导电联接构件510的第一电信号路径501不同的第二电信号路径602，但是第二组第一导电联接构件530可以具有与第一组第一导电联接构件510基本上相同的形状或结构。例如，第一组第一导电联接构件510和第二组第一导电联接构件530可以是具有基本上相同的尺寸的微凸块。
[0201]参照图4，第二导电联接构件600可以设置在内插器300和第一半导体芯片100之间，以构成将内插器300电连接至第一半导体芯片100的第二电信号路径602。第二导电联接构件600可以包含第一组第二导电联接构件610和第二组第二导电联接构件620。第一组第二导电联接构件610和第二组第二导电联接构件620的第一端可以与第一半导体芯片100的在第一区域101中的第二表面109结合。第一组第二导电联接构件610和第二组第二导电联接构件620的第二端可以与内插器300的第六表面309结合。
[0202]第二组第一导电联接构件530可以设置在与内插器300相邻的第二半导体芯片200的第四表面209的第一区域209A上。第二组第二导电联接构件620可以设置在内插器300的第六表面309的预定区域上，这些特定区域与设置有第一组第二导电联接构件610的区域不同。例如，第二组第二导电联接构件620可以设置在内插器300的第六表面309的与第二半导体芯片200的第四表面209的第一区域209A相邻的第一区域309A上。相比之下，第一组第二导电联接构件610可以设置在内插器300的第六表面309的位于内插器300的中心区域处的第二区域309B上。如果第二半导体芯片200设置在内插器300的两侧，则内插器300的第六表面309的第一区域309A可以对应于内插器300的两个边缘，并且内插器300的第六表面309的第二区域309B可以位于第一区域309A之间。
[0203]设置在内插器300的第六表面309的第一区域309A上的第二组第二导电联接构件620中的每一个可以构成第二电信号路径602中的一个的一部分。例如，第二组第二导电联接构件620可以连接至设置在第一半导体芯片100的第二表面109处的中间路径602A。由于第二组第二导电联接构件620设置在内插器300的第六表面309的与第二半导体芯片200的第四表面209的第一区域209A相邻的第一区域309A上，因此与将第二组第二导电联接构件620设置在中间层300的第六表面309的第二区域309B上的示例相比，可以减小中间路径602A的长度。这样，可以减小第二电信号路径602的长度，以提高内插器300和第二半导体芯片200之间的信号传输速度。
[0204]参照图4，第一组第二导电联接构件610可以设置在内插器300的第六表面309的第二区域309B上。第一组第二导电联接构件610可以连接至第一半导体芯片100的在第一区域101中的第二表面109，以提供将内插器300连接至第一半导体芯片100的第三电信号路径601。例如，第一半导体芯片100可以通过第一组第二导电联接构件610电连接至内插器300并且与内插器300机械地结合。虽然采用第一组第二导电联接构件610来构成与包含第二组第二导电联接构件620的第二电信号路径602不同的第三电信号路径601，但是第一组第二导电联接构件610可以具有与第二组第二导电联接构件620基本上相同的形状或结构。例如，第一组第二导电联接构件610和第二组第二导电联接构件620可以是具有基本上相同的尺寸的微凸块。
[0205]图8是例示了图4中例示的半导体封装13的互连结构的示例代表的截面图。
[0206]参照图4和图8，第一导电联接构件500可以设置为将第二半导体芯片200机械地连接和电连接至第一半导体芯片100。第一导电联接构件500的第一端可以与设置在第一半导体芯片100的第二表面109上的第一接触部140结合。第一导电联接构件500的第二端可以与设置在第二半导体芯片200的第四表面209上的第二接触部203结合。第一接触部140可以包含第一组第一接触部141和第二组第一接触部142。第二组第一接触部142可以设置为面对第二半导体芯片200的第一区域209A。
[0207]第一组第一导电联接构件510可以分别与第一组第一接触部141结合。第一组第一接触部141可以连接至穿透沿着第一半导体芯片100的第二表面109设置的介电层160的第一组第一内部互连线151。第一组第一内部互连线151可以电连接至包含在第一半导体芯片100中的第一半导体管芯121。第一组第一内部互连线151可以通过介电层160与其它第一内部互连线150电绝缘或物理地间隔开。第一半导体芯片100可以包含设置有第一内部互连线150的介电层160和经由第一内部互连线150电连接至外部器件(未例示)的第一半导体管芯121。第一半导体管芯121可以是集成有逻辑电路的诸如微处理器或微控制器这样的半导体管芯。第一半导体管芯121可以由诸如例如但不限于环氧树脂模制化合物(EMC)这样的第一保护层123包封。虽然图8例示了第一保护层123覆盖第一半导体管芯121的上表面129(基本上对应于后侧表面)的示例，但是本发明不限于此。例如，在一些实施方式中，第一保护层123可以设置为使第一半导体管芯121的上表面129暴露。在这种示例中，在第一半导体管芯121中产生的热量可以更容易地发散到第一半导体芯片100外。
[0208]第一内部互连线150可以包含互连结构，该互连结构包含设置在介电层160中的一个或两个导电层和将导电层彼此电连接的互连通孔。包含在第一内部互连线150中的第一组第一内部互连线151中的每一个可以对应于第一半导体芯片100(实际上，第一半导体管芯121)和第二半导体芯片200之间的第一电信号路径501中的一个的一部分(参见图4)。
[0209]与第一组第一接触部141结合的第一组第一导电联接构件510也可以与设置在第二半导体芯片200的第四表面209上的第二接触部203中包含的第一组第二接触部201结合。第二接触部203可以包含第一组第二接触部201和第二组第二接触部202。串联连接的第一组第二接触部201、第一组第一导电联接构件510、第一组第一接触部141和第一组第一内部互连线151可以构成图4中例不的第一电信号路径501中的任一个。
[0210]第二组第一接触部142可以电连接至包含在第一内部互连线150中的第二组第一内部互连线152。与第二组第一接触部142结合的第二组第一导电联接构件530也可以与第二组第二接触部202结合。第一组第二接触部201和第二组第二接触部202可以用作第二半导体芯片200的外部端子。第一组第二接触部201和第二组第二接触部202可以是具有基本上相同的形状和尺寸的导电焊盘。
[0211]第二组第一内部互连线152可以设置在介电层160中，并且可以通过介电层160与第一半导体管芯121电绝缘或间隔开。第二组第一内部互连线152可以连接至位于与第二组第一接触部142不同的位置处的第三组第一接触部143。第二组第一内部互连线152可以对应于将第二组第一接触部142电连接至第三组第一接触部143的重新分配线。
[0212]虽然第一组第一接触部141和第二组第一接触部142设置在第一半导体芯片100的与第二半导体芯片200交叠的第二区域102中的介电层160上，但是第三组第一接触部143可以设置在第一半导体芯片100的与内插器300交叠的第一区域101中的介电层160上。第二组第一内部互连线152可以是将第二区域102中的第二组第一接触部142连接至第一区域101中的第三组第一接触部143的延伸线或重新分配线。第二组第一内部互连线152可以设置在介电层160上或介电层160中以彼此间隔开，并且可以位于不同的水平面。
[0213]第三组第一接触部143可以与第二组第二导电联接构件620的第一端结合。第二组第二导电联接构件620的第二端可以与设置在内插器300的第六表面309上的第三接触部310中包含的第二组第三接触部312结合。第二组第二导电联接构件620可以将内插器300电连接至第二组第一内部互连线152。因此，内插器300可以经由第二组第二导电联接构件620电连接至第二半导体芯片200。
[0214]串联连接的第二组第二导电联接构件620、第二组第三接触部312、第三组第一接触部143、第二组第一内部互连线152、第二组第一接触部142、第二组第一导电联接构件530和第二组第二接触部202可以构成图4中例示的第二电信号路径602中的任一个。内插器300可以经由包含不电连接至第一半导体管芯121的第二组第一内部互连线152的第二电信号路径602电连接至第二半导体芯片200。虽然第二组第一内部互连线152、第二组第一接触部142和第三组第一接触部143设置在第一半导体芯片100中或第一半导体芯片100上，但是可以仅使用包含第二组第一内部互连线152、第二组第一接触部142和第三组第一接触部143的第二电信号路径602作为内插器300和第二半导体芯片200之间的信号传输路径。
[0215]包含在第三接触部310中的第一组第三接触部311可以设置在内插器300的第六表面309上以与第二组第三接触部312不同。内插器300可以经由第一组第三接触部311电连接至诸如第一半导体芯片100这样的器件。第一组第三接触部311和第二组第三接触部312可以是具有基本上相同的形状和尺寸的导电焊盘。具有与第一组第三接触部311结合的第一端的第一组第二导电联接构件610可以设置在内插器300和第一半导体芯片100的第一区域101之间。第一组第二导电联接构件610的第二端可以与包含在第一接触部140中的第四组第一接触部146结合。因此，第一组第二导电联接构件610可以将内插器300电连接至第一半导体芯片100。
[0216]第四组第一接触部146可以连接至穿透介电层160的第三组第一内部互连线156。第三组第一内部互连线156可以电连接至包含在第一半导体芯片100中的第一半导体管芯121。类似于第一组第一内部互连线151，第三组第一内部互连线156可以通过介电层160与其它第一内部互连线150电绝缘或物理地间隔开。由于第三组第一内部互连线156电连接至第一组第二导电联接构件610，内插器300可以电连接至第一半导体管芯121。如图4中例示，串联连接的第三组第一内部互连线156、第四组第一接触部146、第一组第二导电联接构件610和第一组第三接触部311可以构成将内插器300电连接至第一半导体芯片100的第三电信号路径601中的任一个。
[0217]包含在第一内部互连线150中的第一组第一内部互连线151、第二组第一内部互连线152和第三组第一内部互连线156分别设置在第一半导体芯片100的介电层160的三个不同的区域上。第二半导体芯片200可以直接连接至第一半导体芯片100，并且内插器300也可以直接连接至第一半导体芯片100。内插器300可以经由包含第二组第一内部互连线152的电路径电连接至第二半导体芯片200。即使内插器300和第二半导体芯片200并排地设置在第一半导体芯片100的一个表面上，内插器300也可以经由第二组第一内部互连线152电连接至第二半导体芯片200。
[0218]图9是例示了图8中例示的第一接触部140和第二接触部203的阵列的示例代表的布局图。
[0219]参照图9，第二接触部203可以设置在第二半导体芯片200的第四表面209上。第一组第二接触部201和第二组第二接触部202可以分别设置在第二半导体芯片200的第四表面209的第一接触区域291和第二接触区域292上。第一半导体芯片100的第二表面109的第一接触区域191可以设置为对应于第一接触区域291，并且第一组第一接触部141可以布置在第一接触区域191上，以对应于第一组第二接触部201。例如，如图8中例示，第一组第一接触部141可以布置为与第一组第二接触部201垂直地交叠。
[0220]第一半导体芯片100的第二表面109的第二接触区域192可以设置为与第一接触区域191相邻。第二组第一接触部142可以布置在第二接触区域192上，以对应于第二组第二接触部202。例如，如图8中例示，第二组第一接触部142可以布置为与第二组第二接触部202垂直地交叠。第三组第一接触部143可以设置在第二接触区域192上，以与第二组第一接触部142间隔开。如图8中例示，第三组第一接触部143可以布置为与内插器的第二组第三接触部312垂直地交叠。第二组第一内部互连线152可以设置在第二组第一接触部142和第三组第一接触部143之间的第二接触区域192中，以将第二组第一接触部142电连接至第三组第一接触部143。
[0221]第一半导体芯片100的第二表面109的第三接触区域193可以设置为与第二接触区域192相邻。第四组第一接触部146可以设置在第三接触区域193上。如图8中例示，第四组第一接触部146可以布置为与内插器的第一组第三接触部311垂直地交叠。
[0222]图10是例示了图8和图9中例示的第一半导体芯片100的第一接触部140的阵列的不例代表的布局图。
[0223]参照图10，第一接触部141、142、143和146可以布置在第一半导体芯片100的第二表面109上，以用作第一半导体芯片100的外部端子。参照图9，第一组第一接触部141和第二组第一接触部142可以布置为对应于第二半导体芯片200的第二接触部203。第一组第一接触部141和第二组第一接触部142可以设置在与第一半导体芯片100的第二表面109的一部分对应的第一交叠区域162上。第一交叠区域162中的每一个可以是与第二半导体芯片200中的任一个基本上交叠的区域。参照图8和图10，第三组第一接触部143和第四组第一接触部146可以设置在与第一半导体芯片100的第二表面109的一部分对应的第二交叠区域166上，以与内插器300的第三接触部310交叠。第二交叠区域166可以是与内插器(S卩，图8的
300)基本上交叠的区域。
[0224]如果第一交叠区域162分别设置在第一半导体芯片100的四个角部区域处，第一组第一接触部141和第二组第一接触部142可以分别设置在第一交叠区域162中的每一个中。第二交叠区域166可以设置为位于第一半导体芯片100的中心区域处，并且可以在与第一半导体芯片100相交的方向上延伸，以具有带的形状。第三组第一接触部143可以设置在第二交叠区域166的与第一半导体芯片100的第二组第一接触部142相邻的两个边缘上。第四组第一接触部146可以设置在第二交叠区域166的中心部上。第四组第一接触部146可以设置在第三组第一接触部143的左半部和右半部之间。
[0225]图11是例示了包含在图1或图4中例示的半导体封装10或13中的封装基板400、内插器300和第一半导体芯片100的示例代表的截面图。
[0226]参照图11，通过第二导电联接构件600与第一半导体芯片100结合的内插器300可以包含内插器主体301。内插器主体301的第六表面309可以面对第一半导体芯片100的第二表面109。设置在内插器主体301的第六表面309上的第三接触部310可以是与第二导电联接构件600结合的导电焊盘。第三接触部310可以分别经由第二导电联接构件600连接至第一半导体芯片100的第一接触部140。第三接触部310可以设置为分别与对应于该第三接触部310的第一接触部140基本上交叠。因此，第一接触部140的间距可以基本上等于第三接触部310的间距。由于第二导电联接构件600设置在第三接触部310和第一接触部140之间，第二导电联接构件600的间距Pl也可以等于第三接触部310或第一接触部140的间距。
[0227]第一接触部140可以设置在第一半导体芯片100的表面109上。可以使用按晶片级执行的工序来形成第一接触部140。第一接触部140中的每一个可以形成为具有几微米至几十微米的宽度的焊盘形状。由于第一接触部140形成为具有这样精细的尺寸，因此可以在第一半导体芯片100的有限区域中形成几百个或几千个第一接触部140。第一接触部140可以形成为具有大于几微米且小于100微米的间距P1。可以采用PCB作为封装基板400。在这种示例中，可能难以形成能够在封装基板400上与具有间距Pl的第二导电联接构件600直接结合的精细的电路互连线。因此，可以引入诸如硅内插器这样的内插器300来提供具有小于100微米的精细间距的第三接触部310，以与第二导电联接构件600直接接触。可以通过将半导体器件制造工序应用于硅晶片来制造包含第三接触部310的硅内插器300。因此，第三接触部310可以被实现为具有精细的间距(S卩，间距P1)。
[0228]电连接至第三接触部310的第四接触部340可以设置在内插器300(即，内插器主体
301)的与第一半导体芯片100相反的第五表面308上。第三导电联接构件700可以与第四接触部340结合或附接至第四接触部340，以将内插器300电连接至封装基板400。第三导电联接构件700可以是具有大于第二导电联接构件600的尺寸的尺寸的凸块。第四接触部340和与第四接触部340结合的第三导电联接构件700可以排列为具有大于间距Pl的间距P2。第四接触部340和第三导电联接构件700可以形成为具有间距P2，使得第三导电联接构件700能够与使用PCB技术在封装基板400上实现的电路互连图案直接结合。结果，第三导电联接构件700可以将内插器300电连接至封装基板400。也就是说，内插器300可以包含设置在第六表面309上的具有间距Pl的第三接触部310和设置在第五表面308上的具有与间距Pl不同的间距P2的第四接触部340。因此，内插器300可以用作将第一半导体芯片100电连接至封装基板400的中间构件。
[0229]第三接触部310可以经由基本上穿透内插器主体301的第二内部互连线320和330电连接至第四接触部340 ο第二内部互连线320和330可以包含第一组第二内部互连线320和第二组第二内部互连线330。第一组第二内部互连线320可以对应于具有硅通孔(TSV)形状的第一贯穿电极，并且第二组第二内部互连线330可以对应于包含将第一贯穿电极320电连接至第四接触部340的导电通孔的重新分配线。第一贯穿电极320也可以连接至第三接触部310。在一些实施方式中，第二组第二内部互连线330可以设置为与第三接触部310直接结合，并且第一贯穿电极320可以设置为与第四接触部直接结合。
[0230]图12是例示了包含在图1或图4中例示的半导体封装10或13中的第二半导体芯片200的示例代表的截面图。
[0231]参照图8和图12，安装在第一半导体芯片100上的第二半导体芯片200中的每一个可以包含由第二保护层221包封的第二半导体管芯250。第二半导体管芯250可以是包含形成在诸如硅晶片(或硅基板)这样的半导体晶片(或半导体基板)中和/或诸如硅晶片(或硅基板)这样的半导体晶片(或半导体基板)上的集成电路的半导体管芯。第二半导体管芯250可以是诸如DRAM这样的存储器器件。可以通过用第二保护层221包封第二半导体管芯250以及通过将第一导电联接构件500附接至第二半导体管芯250按照封装的形式来提供第二半导体芯片200中的每一个。
[0232]第二半导体管芯250可以包含在第二半导体芯片200中的每一个中。例如，两个或更多个第二半导体管芯250可以嵌入在第二半导体芯片200中的每一个中，以增大第二半导体芯片200的存储器容量。例如，第一管芯251、第二管芯253、第三管芯255和第四管芯257可以垂直地堆叠，以按照堆叠封装形状构成第二半导体芯片200中的每一个。第一管芯251、第二管芯253、第三管芯255和第四管芯257可以是具有相同的构造和功能的半导体管芯。
[0233]第二保护层221可以被提供以覆盖第一管芯251、第二管芯253、第三管芯255和第四管芯257的堆叠结构的侧壁，并且使第四管芯257的与第一管芯251、第二管芯253和第三管芯255相反的后侧表面258暴露。第二保护层221可以使用模制工序由环氧模制化合物(EMC)形成。如果第四管芯257的后侧表面258暴露于外部环境，则在第二半导体芯片200中产生的热量可以更容易地发散到第二半导体芯片200外。为了保护具有暴露的后侧表面258的第四管芯257的集成电路免受外部环境影响，第四管芯257可以被设置为具有大于第一管芯251、第二管芯253和第三管芯255的厚度的厚度。第一管芯251、第二管芯253和第三管芯255可具有基本上相同的厚度。
[0234]多个第二半导体管芯250可以通过包含诸如TSV这样的第二贯穿电极261的互连结构彼此电连接。第三内部互连线263可以被提供为将第二贯穿电极261连接至设置在第二半导体管芯250的表面上的诸如接合焊盘(landing pad)这样的第五接触部265。第五导电联接构件264可以设置在第二半导体管芯250之间，以将第二半导体管芯250彼此电连接和机械地连接。第五导电联接构件264可以是微凸块。连接焊盘(未例示)可以附加地设置在第一管芯251、第二管芯253和第三管芯255的后侧表面上，以将第二贯穿电极261与第五导电联接构件264结合。由于在第四半导体管芯257的后侧表面258下方没有设置半导体管芯，因此可能在第四半导体管芯257中没有必要形成诸如TSV这样的第二贯穿电极261。第二半导体管芯250可以堆叠在底部(base)管芯270的表面上。底部管芯270可以对应于电连接至第二半导体管芯250的半导体管芯，并且可以包含第二半导体芯片200(即，第二半导体管芯250)用来与第一半导体芯片100进行通信的第二接口 210。第二接口 210可以包含PHY区域。底部管芯270可以具有测试功能、用于修复第二半导体管芯250的故障存储器单元的修复功能和用于重新分配PHY区域和I/O焊盘的功能。
[0235]底部管芯270可以经由TSV连接至第二半导体管芯250。例如，底部管芯270可以包含第三贯穿电极271，该第三贯穿电极271经由第二半导体管芯250的第二贯穿电极261、第五导电联接构件264、第五接触部265和第三内部互连线263电连接至第二半导体管芯250。第三贯穿电极271可以按照点对点的形式连接至第二贯穿电极261。例如，第三贯穿电极271可以设置在底部管芯270的与第二半导体管芯250的设置有第二贯穿电极261的中心部交叠的中心部中。
[0236]底部管芯270还可以包含将第三贯穿电极271连接至用作第二半导体芯片200的外部端子的第一导电联接构件500的第四内部互连线277和279。第一组第四内部互连线279可以设置在底部管芯270中，以将底部管芯270的中心部中的第三贯穿电极271中的一些连接至设置在底部管芯270的一个边缘上的第一组第一导电联接构件510。第一组第四内部互连线279和第一组第一导电联接构件510可以构成第二接口 210的PHY区域。参照图6，第二接口210的PHY区域可以设置为与第一半导体芯片100的第一接口 110的PHY区域交叠。第二接口210的PHY区域可以经由第一组第一导电联接构件510连接至第一接口 110的PHY区域。因此，可以使第一接口 110的PHY区域和第二接口 210的PHY区域之间的距离最小。
[0237]第二组第四内部互连线277可以设置在底部管芯270中，以将底部管芯270的中心部中的另一些第三贯穿电极271连接至设置在底部管芯270的另一边缘上的第二组第一导电联接构件530。第二组第四内部互连线277和第二组第一导电联接构件530可以构成连接至内插器300的直接访问区域272。直接访问区域272可以被设置为在没有第一半导体芯片100干涉的情况下提供内插器300和第二半导体芯片200之间的直接访问路径。
[0238]包含垂直地堆叠的底部管芯270和第二半导体管芯250的第二半导体芯片200可以被设置为高带宽存储器(HBM)。
[0239]图13是例示了包含在图1或图4中例示的半导体封装10或13中的封装基板400和内插器300的示例代表的截面图。
[0240]参照图13，使用第三导电联接构件700与内插器300结合的封装基板400可以是PCB。封装基板400可以经由第三导电联接构件700和内插器300电连接和机械地连接至第一半导体芯片100。第三导电联接构件700可以与设置在封装基板400的第七表面408上的第六接触部410结合。结果，第三导电联接构件700可以将内插器300电连接至设置在封装基板400中的电路互连线。第六接触部410可以按照接合焊盘形式设置，并且可以设置在第七表面408的与内插器300交叠的部分上。参照图13和图1，第六接触部410都不设置在封装基板400的第七表面408的(与第二半导体芯片200交叠的)芯片交叠区域408A上。
[0241]电连接至第六接触部410的第七接触部480可以设置在封装基板400的与内插器300和第二半导体芯片200相反的第八表面409上。例如，第六接触部410可以经由包含导电层和基本上穿透封装基板400的封装基板主体401的通孔的第五内部互连线418电连接至第七接触部480。第四导电联接构件800可以附接至第七接触部480。第四导电联接构件800可以设置在封装基板400的第八表面409上，以具有大于第三导电联接构件700的间距P2的间距P3。例如，第四导电联接构件800可以是具有大于第三导电联接构件700的高度的高度和大于第三导电联接构件700的宽度的宽度的导电构件。另外，第七接触部480中的每一个可以按照焊盘形式设置，并且可以设置为具有大于第六接触部410的宽度的宽度。
[0242 ]图14是例示了图13中例示的封装基板400的示例代表的布局图。
[0243]参照图14，设置在封装基板400的第七表面408上的第六接触部410可以布置在面对第一半导体芯片100的第一区域101的内插器交叠区域408B中。第六接触部410都不设置在芯片交叠区域408A上。因此，在封装基板400和第二半导体芯片200之间可以不存在直接的电路径。
[0244]图15是例示了根据实施方式的半导体封装15的示例代表的截面图。在图15中，与图1至图14中使用的相同的附图标记表示基本上相同的元件。因此，将在本实施方式中省略或简要地提及与参照图1至图14阐述的相同的元件的说明，以避免重复描述。
[0245]参照图15，半导体封装15可以包含第二半导体芯片200，这些第二半导体芯片200经由第一导电联接构件500与第一半导体芯片100的第二区域102中的第二表面109结合。内插器300经由第二导电联接构件600与第一半导体芯片100的第一区域101中的第二表面109结合。窄的内插器300可以经由第三导电联接构件700与封装基板400的内插器交叠区域408B结合。因为在第二半导体芯片200和封装基板400的芯片交叠区域408A之间没有设置导电连接结构，所以第二半导体芯片200的第三表面208可以与芯片交叠区域408A直接接触或者与芯片交叠区域408A间隔开。在一些实施方式中，如图15中例示，粘接层440可以设置在芯片交叠区域408A和第二半导体芯片200的第三表面208之间，以将第二半导体芯片200牢固地固定至封装基板400 ο粘接层440可以是绝缘层。
[0246]图16是例示了根据实施方式的半导体封装16的示例代表的截面图。在图16中，与在图1至图14中使用的相同的附图标记表示基本上相同的元件。因此，将省略或简要地提及与参照图1至图14阐述的相同的元件的说明，以避免重复描述。
[0247]参照图16，半导体封装16可以包含经由第一导电联接构件500与第一半导体芯片100结合的第二半导体芯片200和经由第二导电联接构件600与第一半导体芯片100结合的窄的内插器300。窄的内插器300可以经由第三导电联接构件700与封装基板400结合。第一半导体芯片100可以是包含微处理器或微控制器的SoC。因此，在操作期间可能在第一半导体芯片100中生成热量。因此，可以在第一半导体芯片100的第一表面108上设置散热器950，以散发在第一半导体芯片100中产生的热量。散热器950可以通过设置在封装基板400的第七表面408的边缘408C上的诸如加强件(stiffener)这样的支承件910与封装基板400结合。热界面材料层951可以附加地设置在散热器950和第一半导体芯片100的第一表面108之间，以提高散热器950的散热效果。如参照图12描述的，第二半导体芯片200中的每一个可以按照HBM芯片形式设置。
[0248]图17和图18是根据实施方式的半导体封装17的示例代表的截面图。在图17和图18中，与在图1至图14中使用的相同的附图标记表示基本上相同的元件。因此，将省略或简要地提及与参照图1至图14阐述的相同的元件的说明，以避免重复描述。
[0249]参照图17，半导体封装17可以包含经由第一导电联接构件500与第一半导体芯片100结合的第二半导体芯片1200和经由第二导电联接构件600与第一半导体芯片100结合的窄的内插器300。窄的内插器300可以经由第三导电联接构件700与封装基板1400结合。第二半导体芯片1200可以被设置为使得第二半导体芯片1200的第四表面1209面对第一半导体芯片100的第二表面109。封装基板1400的第七表面1408可以具有不平坦的轮廓，以设置凹槽1491。第二半导体芯片1200的部分1207可以插入到该凹槽1491中。第二半导体芯片1200的插入部分可以包含面对第四表面1209的第三表面1208。
[0250]如图18中例示，由于第二半导体芯片1200的部分1207插入到凹槽1491中，因此从封装基板1400的第七表面1408到第二半导体芯片1200的第四表面1209的高度H2可以从第二半导体芯片1200的厚度T减小。高度H2可以被减小凹槽1491的深度D。结果，可以减小第一半导体芯片100和封装基板1400之间的距离，以减少半导体封装17的总厚度。如参照图12描述的，第二半导体芯片1200中的每一个可以被设置为HBM。第四导电联接构件1800可以附接至封装基板1400与第一半导体芯片100相反的第八表面1409。
[0251]图19是例示了图17和图18中例示的半导体封装17的封装基板1400的示例代表的布局图。
[0252]参照图19，设置在封装基板1400的第七表面1408上的第六接触部1410可以布置在面对第一半导体芯片100的第一区域101的内插器交叠区域1408B中。如图17和图18中例示，第六接触部1410都可以不设置在与第二半导体芯片1200交叠的芯片交叠区域1408A上，并且多个凹槽1491可以形成在芯片交叠区域1408A中。
[0253]图20和图21是例示了根据实施方式的半导体封装20的示例代表的截面图。在图20和图21中，与在图1至图19中使用的相同的附图标记表示基本上相同的元件。因此，将省略或简要提及参照图1至图19提出的相同元件的说明以避免重复描述。
[0254]参照图20，半导体封装20可以包含经由第一导电联接构件500与第一半导体芯片100结合的第二半导体芯片2200、经由第二导电联接构件600与第一半导体芯片100结合的窄的内插器2300、以及与封装基板400结合的支承内插器2390。如参照图12中描述的，第二半导体芯片2200中的每一个可以被设置为HBM。窄的内插器2300可以经由第六导电联接构件2700电连接和机械地连接至支承内插器2390。支承内插器2390可以是支承窄的内插器2300的中间构件。支承内插器2390将窄的内插器2300连接至封装基板400。如果第二半导体芯片2200的厚度增加，则可能难以仅利用窄的内插器2300来将第一半导体芯片100连接至封装基板400。支承内插器2390可以用作用于使窄的内插器2300和封装基板400之间的连接路径延伸的构件。
[0255]参照图20和图21，窄的内插器2300可以具有与参照图11描述的内插器300基本上相同的构造，并且第六导电联接构件2700可以对应于第三导电联接构件700。窄的内插器2300可以包含设置在内插器主体2301的与支承内插器2390相反的一个表面上的第三接触部2310和设置在内插器主体2301的与第二导电联接构件600相反的另一表面上的第四接触部2340。窄的内插器2300还可以包含与图11的第一贯穿电极320对应的第一组第二内部互连线2320和将第一贯穿电极2320电连接至第四接触部2340的第二组第二内部互连线2330。第六导电联接构件2700可以设置在窄的内插器2300和支承内插器2390之间，以将窄的内插器2300电连接和机械地连接至支承内插器2390。
[0256]支承内插器2390可以包含设置在内插器主体2399的与封装基板400相反的一个表面上的第八接触部2391和设置在内插器主体2399的与第六导电联接构件2700相反的另一表面上的第九接触部2394。支承内插器2390还可以包含穿透内插器主体2399以将第八接触部2391电连接至第九接触部2394的第六内部互连线2392。第六内部互连线2392可以对应于第四贯穿电极。第七导电联接构件2790可以附接至第九接触部2394，以将支承内插器2390电连接和机械地连接至封装基板400。
[0257]第八接触部2391、第九接触部2394、第六导电联接构件2700和第七导电联接构件2790可以布置为具有大于第二导电联接构件600的间距的间距。与窄的内插器2300相比，支承内插器2390可以包含具有相对大的间距的电路互连线。支承内插器2390可以是有机内插器。由于窄的内插器2300直接连接至第一半导体芯片100，因此可以使用硅内插器来实现窄的内插器2300，在该硅内插器中或在该硅内插器上能够形成有精细的电路图案。
[0258]如上所述，半导体封装20可以包含内插器2300和2390的堆叠结构。该堆叠结构可以设置在第一半导体芯片100和封装基板400之间。因此，即使第二半导体芯片2200的厚度增大，第一半导体芯片100也可以经由内插器2300和2390电连接至封装基板400。
[0259]图22是例示了包含根据实施方式的半导体封装中的至少一个的电子系统8710的示例代表的框图。电子系统8710可以包含控制器8711、输入/输出装置8712和存储器8713。存储器8713和控制器8711可以用根据上述实施方式的半导体封装中的任一个来替换。控制器8711、输入/输出装置8712和存储器8713可以经由提供数据移动的路径的总线8715彼此联接。
[0260]在实施方式中，控制器8711可以包含一个或更多个微处理器、数字信号处理器、微控制器、和/或能够执行与这些组件相同的功能的逻辑器件。控制器8711或存储器8713可以包含根据本公开的实施方式的半导体封装中的一个或更多个。输入/输出装置8712可以包含选自小键盘、键盘、显示装置、触摸屏等中的至少一种。存储器8713是用于存储数据的装置。存储器8713可以存储要由控制器8711执行的数据和/或命令等。
[0261 ]存储器8713可以包含诸如DRAM这样的易失性存储器装置和/或诸如闪速存储器这样的非易失性存储装置。例如，闪速存储器可以被安装到诸如移动终端或台式计算机这样的信息处理系统。闪速存储器可以构成固态硬盘(SSD)。在该示例中，电子系统8710可以在闪速存储器系统中稳定地储存大量数据。
[0262]电子系统8710还可以包含被构造为将数据发送至通信网络以及从通信网络接收数据的接口 8714。接口 8714可以是有线类型或无线类型的。例如，接口 8714可以包含天线或者有线或无线收发器。
[0263]电子系统8710可以被实现为移动系统、个人计算机、工业用计算机或者执行各种功能的逻辑系统。例如，移动系统可以是下面的项中的任一个:个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储器卡、数字音乐系统、以及信息发送/接收系统。
[0264]如果电子系统8710是能够执行无线通信的装置，则电子系统8710可以被用在诸如但不限于码分多址(CDMA)、全球移动通信(GSM)、北美数字移动蜂窝(NADC)、增强的时分多址(E-TDMA)、WCDMA(宽带码分多址)、CDMA2000、长期演进(LTE)以及无线宽带互联网(Wibro)的通信系统中。
[0265]出于例示的目的，已公开了本公开的实施方式。本领域技术人员将要领会的是，能够在不脱离本公开和所附的权利要求的范围和精神的情况下进行各种修改、增加和替换。
[0266]相关申请的交叉引用
[0267]本申请要求于2015年I月22日提交的韩国申请N0.10-2015-0010834的优先权，其通过引用的方式完整地被并入到本文中。
【主权项】
1.一种半导体封装，该半导体封装包括: 第一半导体芯片，所述第一半导体芯片包含设置在所述第一半导体芯片的前侧表面上的第一组第一接触部、第二组第一接触部、第三组第一接触部和第四组第一接触部，其中，所述第二组第一接触部经由第二组第一内部互连线连接至所述第三组第一接触部； 第二半导体芯片，所述第二半导体芯片在所述第一半导体芯片的前侧表面上设置成分别与所述第一半导体芯片的一部分交叠，其中，所述第二半导体芯片中的每一个包含第一组第二接触部和第二组第二接触部，所述第一组第二接触部和所述第二组第二接触部在所述第二半导体芯片的前侧表面上设置成分别面对所述第一组第一接触部和所述第二组第一接触部； 内插器，所述内插器在所述第一半导体芯片的前侧表面上设置成与所述第一半导体芯片的一部分交叠，其中，所述内插器包含第二组第三接触部和第一组第三接触部，所述第二组第三接触部和所述第一组第三接触部在所述内插器的前侧表面上设置成分别面对所述第三组第一接触部和所述第四组第一接触部； 封装基板，所述封装基板设置在所述第二半导体芯片的与所述第一半导体芯片相反的后侧表面上，其中，所述内插器设置在所述第一半导体芯片和所述封装基板之间； 第一组第一导电联接构件和第二组第一导电联接构件，所述第一组第一导电联接构件和所述第二组第一导电联接构件分别将所述第一组第一接触部和所述第二组第一接触部连接至所述第一组第二接触部和所述第二组第二接触部； 第二组第二导电联接构件和第一组第二导电联接构件，所述第二组第二导电联接构件和所述第一组第二导电联接构件分别将所述第三组第一接触部和所述第四组第一接触部连接至所述第二组第三接触部和所述第一组第三接触部；以及 第三导电联接构件，所述第三导电联接构件将所述内插器与所述封装基板结合。2.根据权利要求1所述的半导体封装，其中，所述第一半导体芯片还包含介电层，所述介电层沿着所述第一半导体芯片的所述前侧表面设置以使所述第一组第一接触部至所述第四组第一接触部与所述第二组第一内部互连线彼此绝缘。3.根据权利要求2所述的半导体封装，其中，所述第一半导体芯片还包含第一组第一内部互连线，所述第一组第一内部互连线基本上穿透所述介电层以将所述第一组第一接触部电连接至嵌入在所述第一半导体芯片中的第一半导体管芯。4.根据权利要求3所述的半导体封装，其中，所述第一组第一接触部、所述第一组第一内部互连线、所述第一组第一导电联接构件和所述第一组第二接触部构成将所述第一半导体芯片电连接至所述第二半导体芯片的第一电信号路径。5.根据权利要求3所述的半导体封装，其中，所述介电层将所述第二组第一内部互连线与所述第一半导体管芯电绝缘。6.根据权利要求3所述的半导体封装，其中，所述第一半导体芯片还包含第三组第一内部互连线，所述第三组第一内部互连线基本上穿透所述介电层以将所述第四组第一接触部电连接至所述第一半导体管芯。7.根据权利要求6所述的半导体封装，其中，所述第四组第一接触部、所述第三组第一内部互连线、所述第一组第二导电联接构件和所述第一组第三接触部构成将所述内插器电连接至所述第一半导体芯片的第三电信号路径。8.根据权利要求1所述的半导体封装，其中，所述第二组第一接触部、所述第二组第一内部互连线、所述第三组第一接触部、所述第二组第一导电联接构件、所述第二组第二接触部、所述第二组第三接触部和所述第二组第二导电联接构件构成将所述内插器电连接至所述第二半导体管芯的第二电信号路径。9.一种半导体封装，该半导体封装包括: 第一半导体芯片； 第二半导体芯片，所述第二半导体芯片设置为分别与所述第一半导体芯片的一部分交置; 内插器，所述内插器设置为与所述第一半导体芯片的一部分交叠； 封装基板，所述封装基板设置在所述第二半导体芯片的与所述第一半导体芯片相反的后侧表面上，其中，所述内插器设置在所述第一半导体芯片和所述封装基板之间； 第一导电联接构件，所述第一导电联接构件将所述第一半导体芯片连接至所述第二半导体芯片； 第二导电联接构件，所述第二导电联接构件将所述第一半导体芯片连接至所述内插器；以及 第三导电联接构件，所述第三导电联接构件将所述内插器连接至所述封装基板。10.一种半导体封装，该半导体封装包括: 第一半导体芯片； 第二半导体芯片，所述第二半导体芯片设置为分别与所述第一半导体芯片的一部分交置; 内插器，所述内插器设置为与所述第一半导体芯片的一部分交叠； 支承内插器，所述支承内插器支承所述内插器； 封装基板，所述封装基板设置在所述第二半导体芯片的与所述第一半导体芯片相反的后侧表面上，其中，所述内插器和所述支承内插器的堆叠结构设置在所述第一半导体芯片和所述封装基板之间； 第一导电联接构件，所述第一导电联接构件将所述第一半导体芯片连接至所述第二半导体芯片； 第二导电联接构件，所述第二导电联接构件将所述第一半导体芯片连接至所述内插器； 第三导电联接构件，所述第三导电联接构件将所述内插器连接至所述支承内插器；以及 第四导电联接构件，所述第四导电联接构件将所述支承内插器连接至所述封装基板。
【文档编号】H01L25/065GK105826307SQ201610008794
【公开日】2016年8月3日
【申请日】2016年1月7日
【发明人】金钟薰
【申请人】爱思开海力士有限公司