半导体元件及其制造方法
【专利摘要】本发明公开了一种半导体元件及其制造方法，该方法包括：在基底上形成多个鳍状结构，上述鳍状结构之间具有沟道；以及进行循环工艺至少2次。上述循环工艺包括：沉积工艺以及刻蚀工艺。沉积工艺是在上述沟道中填入第一导体材料层，上述第一导体材料层覆盖上述鳍状结构的顶部以及侧壁。刻蚀工艺是移除部分上述第一导体材料层。
【专利说明】
半导体元件及其制造方法
技术领域
[0001] 本发明是有关于一种半导体元件及其制造方法。
【背景技术】
[0002] 随着半导体元件的集成化，为了达到高密度W及高效能的目标，在制造半导体 元件时，倾向形成向上堆找的结构，W更有效利用晶圆面积。因此，具有高深宽比（hi曲 aspect ratio)的半导体结构经常出现在小尺寸元件中。举例而言，上述半导体结构例如是 包括高深宽比的沟道。
[0003] 一般而言，在制造上述元件时包括将导体层填入高深宽比的沟道。然而，由于导体 层本身的沟填（gap filling)能力不佳，因此容易在沟道中形成分散不均的孔桐（void)， 造成半导体元件在电性测试时有不良的影响。并且，上述孔桐会使得沟道两旁产生不平衡 的应力，造成沟道之间的半导体结构产生微变形（microbending)，进而导致后续光刻工艺 上对准（alignment)的困难度增加。因此，如何避免在高深宽比的沟道中产生孔桐，W及防 止半导体结构产生微变形的现象，为当前所需研究的课题。
【发明内容】
[0004] 本发明提供一种半导体元件的制造方法，可有效避免在将导体材料填入高深宽比 的沟道时形成分散不均的孔桐。 阳〇化]本发明提供一种半导体元件的制造方法，包括：在基底上形成多个罐状结构W及 进行至少2次循环工艺，W形成第一导体层。上述罐状结构之间具有沟道。上述每一循环 工艺包括：沉积工艺W及刻蚀工艺。沉积工艺是在上述沟道中填入第一导体材料层。上述 第一导体材料层覆盖上述罐状结构的顶部W及侧壁。刻蚀工艺是移除部分上述第一导体材 料层。上述第一导体层的第一厚度调整至小于上述第一导体层的第二厚度。上述第一厚度 为位于上述罐状结构的上部侧壁的上述第一导体层的厚度，上述第二厚度为位于上述罐状 结构的下部侧壁的上述第一导体层的厚度。
[0006] 在本发明的一实施例中，在进行上述循环工艺之后更包括：在上述沟道中填入第 二导体材料层。
[0007] 在本发明的一实施例中，进行上述循环工艺后，上述第一导体层的厚度由上述罐 状结构的下部侧壁至上述罐状结构的上部侧壁递减。
[0008] 在本发明的一实施例中，进行上述循环工艺后，上述第一导体层的表面与上述基 底的表面之间的第一夹角小于上述罐状结构的侧壁与上述基底的表面之间的第二夹角。
[0009] 本发明提供一种半导体元件，包括：基底、多个罐状结构W及第一导体层。上述罐 状结构位于上述基底上。上述第一导体层覆盖上述罐状结构的侧壁。上述第一导体层的第 一厚度小于上述第一导体层的第二厚度。上述第一厚度为位于上述罐状结构的上部侧壁的 上述第一导体层的厚度，上述第二厚度为位于上述罐状结构的下部侧壁的上述第一导体层 的厚度。
[0010] 在本发明的一实施例中，每一罐状结构包括：条状层；W及电荷储存层，覆盖上述 条状层的顶部W及侧壁。
[0011] 在本发明的一实施例中，每一罐状结构包括：堆找层；W及电荷储存层。每一堆找 层包括交互堆找的至少一第二导体层W及至少一介电层。电荷储存层，覆盖上述堆找层的 顶部W及侧壁。
[0012] 在本发明的一实施例中，上述半导体元件更包括：第二导体层，覆盖上述第一导体 层的表面W及上述电荷储存层的顶部。
[0013] 在本发明的一实施例中，上述第一导体层的厚度由上述罐状结构的下部侧壁至上 述罐状结构的上部侧壁递减。
[0014] 在本发明的一实施例中，上述第一导体层的表面与上述基底的表面之间的第一夹 角小于上述罐状结构的侧壁与上述基底的表面之间的第二夹角。
[0015] 本发明又提供一种半导体元件的制造方法，包括：在基底上形成多个罐状结构，上 述罐状结构之间具有沟道；在上述沟道中填入导体层，上述导体层包括多个导体材料层，且 覆盖上述罐状结构的顶部W及侧壁；W及将至少一导体材料层的第一厚度调整至小于上述 导体材料层的第二厚度，其中上述第一厚度为位于上述罐状结构的上部侧壁的上述导体材 料层的厚度，上述第二厚度为位于上述罐状结构的下部侧壁的上述导体材料层的厚度。
[0016] 在本发明的一实施例中，将上述第一厚度与上述第二厚度之间的差值调整至大于 IA且小于10房。
[0017] 在本发明的一实施例中，上述导体材料层的厚度由上述罐状结构的下部侧壁至上 述罐状结构的上部侧壁递减。
[0018] 在本发明的一实施例中，上述导体材料层的表面与上述基底的表面之间的第一夹 角小于上述罐状结构的侧壁与上述基底的表面之间的第二夹角。
[0019] 基于上述，本发明通过使覆盖罐状结构侧壁的第一导体材料层的第一厚度（位于 罐状结构的上部侧壁的第一导体材料层的厚度）小于导体材料层的第二厚度（位于上述罐 状结构的下部侧壁的上述第一导体材料层的厚度），可有效避免在将导体材料填入高深宽 比的沟道时形成分散不均的孔桐，进而改善半导体元件的电性表现。
[0020] 为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式 作详细说明如下。
【附图说明】
[0021] 图IA为依照本发明的一实施例所绘示的半导体元件的上视示意图。 阳02引图IB为沿图IA的A-A'线所绘示的半导体元件的剖面示意图。
[0023] 图2为依照本发明的另一实施例所绘示的半导体元件的剖面示意图。
[0024] 图3A至图3F为依照本发明的一实施例所绘示的半导体元件的制造方法的剖面示 意图。
[00巧]图4A至图4B为依照本发明的另一实施例所绘示的半导体元件的制造方法的剖面 示意图。
[00%]【符号说明】
[0027] 10 :基底
[0028] 12、12a、16、16a :介电层
[0029] 14、14a、32b、38、40a :导体层
[0030] 18、18a:堆找层
[0031] 20、20a:硬掩模层 阳0巧 22、22a:电荷储存层
[0033] 32、40、32a :导体材料层
[0034] 38a :条状层 阳03引 50:图案化的光刻胶层
[0036] 100、200、300、400 :半导体元件
[0037] 101、201 :罐状结构
[0038] A-A，：线 阳0例 C :转角部
[0040] D1、D2:方向 W41] T :沟道 W创 tl :厚度 阳043] t2 :厚度
[0044] 0 1 :夹角
[0045] 0 2 :夹角
[0046] 0 3 :夹角
【具体实施方式】
[0047] 图IA为依照本发明的一实施例所绘示的半导体元件的上视示意图。图IB为沿图 IA的A-A'线所绘示的半导体元件的剖面示意图。
[0048] 请参照图IA W及图1B，半导体元件100包括基底10、图案化的介电层12曰、多个 罐状结构101、多个导体层32b W及多个导体层40a。基底10可包括半导体材料、绝缘体材 料、导体材料或上述材料的任意组合。基底10的材质例如是选自于由Si、Ge、SiGe、GaP、 GaAs、SiC、SiGeCJnAs与InP所组成的群组中的至少一种物质所构成的材质或任何适合用 于本发明工艺的物理结构。基底10包括单层结构或多层结构。此外，也可使用绝缘体上娃 (silicon on insulator, SOI)基底。基底10例如是娃或娃化错。
[0049] 图案化的介电层12a位于基底10上。介电层12a包括氧化物、氮化物、氮氧化物或 是介电常数小于4的低介电常数材料。在一实施例中，介电层12a例如是底氧化层化Ottom oxide layer, BOX)。介电层12a的厚度例如是介于3000A至4000A之间。
[0050] 多个罐状结构101位于介电层12a上。每一罐状结构101沿着第一方向Dl延伸。 相邻两个罐状结构101之间具有沟道T。沟道T可W是任意长度、宽度、形状的沟道。沟道 T可为宽沟道或窄沟道。在一实施例中，沟道T的宽度例如是介于200A至30Q策之间；深 度例如是介于訊00贫至撕OOA间。换言么沟道T具有较大的深宽比。在一实施例中，沟 道T的深宽比例如是介于16至30之间。沟道T的剖面可为任意形状，例如是V型、U型、 菱形或其组合，但本发明不W此为限。
[0051] 每一罐状结构101例如是包括堆找层18a W及电荷储存层22a。每一堆找层18a 包括交互堆找的至少一导体层14a W及至少一介电层16a。在一实施例中，导体层14a位于 介电层12a上，且介电层16a位于导体层14a上，但本发明不W此为限。在另一实施例中， 介电层16a也可W是位于介电层12a上。导体层14a与介电层16a相互交替的往基底10 上方堆找，W形成堆找层18a。在几何形状方面，每一罐状结构101的侧壁与基底10的表面 之间的夹角0 1例如是大于85.0度，且小于89. 9度。另一方面，每一堆找层18a的转角部 C可W具有一弧度。介电层16a可与介电层12a的材料相同或相异。介电层16a的材料可 W包括氧化物、氮化物、氮氧化物或是介电常数小于4的低介电常数材料。介电层16a的厚 度例如是介于300A至500A之间。导体层14a的材料包括未渗杂的半导体或是经渗杂的 半导体，例如是多晶娃或是渗杂的多晶娃。导体层14a的厚度例如是介于200A至300A之 间。在一实施例中，导体层14a例如是做为半导体元件100的位线或字线。另外，在此实施 例中，罐状结构101例如是在由彼此相互交替的多晶娃层及氧化层所构成的堆找层18a上 具有电荷储存层22曰。
[0052] 请继续参照图IA W及图1B，每一罐状结构101可W选择性地更包括硬掩模层 20a。硬掩模层20a例如是位于罐状结构101的最上层，但本发明不W此为限。硬掩模层 20a可为单层或多层。硬掩模层20a的材料例如是氧化娃、氮化娃或其他具有高杨氏模数 灯Oimg' S mo化Ius)的材料。硬掩模层20a的厚度例如是介于4000A至5000A之间。
[0053] 电荷储存层22a覆盖堆找层18a的侧壁、硬掩模层20a的侧壁W及硬掩模层20a 的顶部。电荷储存层22a的材料包括氧化物、氮化物或其组合。具体而言，电荷储存层22a 的材料包括氮化娃、氧化娃或其组合。电荷储存层22a可W是单层或多层。在一实施例中， 电荷储存层22a例如是单层的氧化娃层。在另一实施例中，电荷储存层22a例如是由氧化 层/氮化层/氧化层（Oxide-化t;ride-0xide，0N0)所构成的复合层。电荷储存层22a的厚 度例如是介于200A至300A之间。
[0054] 导体层3化位于沟道T中的电荷储存层22a上，且覆盖电荷储存层22a的部分侧 壁。换言之，导体层3化覆盖每一罐状结构101的侧壁。导体层3化可为单层或多层。值 得注意的是，导体层32b的第一厚度tl小于导体层32b的第二厚度t2。第一厚度tl指的 是为位于罐状结构101的上部侧壁的导体层3化的厚度，第二厚度t2指的是位于罐状结构 101的下部侧壁的导体层32b的厚度。另外，于导体层3化为多层结构时，第一厚度tl W 及第二厚度t2所指的是多层导体层的厚度总和。也就是说，只要至少一层导体层具有如下 的厚度分布即可：位于罐状结构101的上部侧壁的导体层的厚度小于位于罐状结构101的 下部侧壁的导体层的厚度。在一实施例中，每一层导体层均具有上述厚度分布。在一实施 例中，导体层32b的厚度由每一罐状结构101的下部侧壁至每一罐状结构101的上部侧壁 递减。在一实施例中，第一厚度tl与第二厚度t2之间的差值大于IA且小于10A，但本发 明并不限于此。在另一实施例中，导体层32b的表面与基底10的表面之间的夹角0 1小于 每一罐状结构101的侧壁与基底10的表面之间的夹角02。每一导体层3化沿着第二方向 D2延伸。第二方向D2与第一方向Dl不同。第二方向D2例如是与第一方向Dl正交。每一 导体层3化位于沟道T中且覆盖罐状结构101的部分侧壁。导体层32b的材料例如是多晶 娃、渗杂的多晶娃、金属材料或其组合。渗杂的多晶娃例如是N+渗杂多晶娃或P+渗杂多晶 娃。导体层32b的厚度例如是介于IOA至5〇A之间。
[0055] 导体层40a位于罐状结构101的电荷储存层22a上，且延伸到沟道T之中，与导体 层32b电性连接。导体层40a的材料例如是多晶娃、渗杂的多晶娃、金属材料或其组合。导 体层40a沿着第二方向D2延伸。渗杂的多晶娃例如是N+渗杂多晶娃或P+渗杂多晶娃。导 体层40a的厚度例如是介于1000 A至1400A之间。
[0056] 导体层40a与导体层3化例如是共同做为半导体元件100的字线或位线。值得注 意的是，当导体层40a与导体层32b例如是做为半导体元件100的字线时，位于罐状结构 101中的导体层14a则做为位线。同理，当导体层40a与导体层3化例如是做为半导体元件 100的位线时，位于罐状结构101中的导体层14a则做为字线。
[0057] 虽然上述实施例中例示了由堆找层18a W及电荷储存层22a构成罐状结构101的 情况，但本发明的半导体元件并不限于此，W下将会再列举另一实施例W说明运一点。另 夕F，在W下的说明中将会省略类似于上述实施例的流程W及构件的说明。
[0058] 图2为依照本发明的另一实施例所绘示的半导体元件的剖面示意图。
[0059] 请同时参照图1A、图IB W及图2,与上述实施例不同的是，本发明的另一实施例的 半导体元件200与上述半导体元件100相似，但每一罐状结构201包括条状层38a W及电 荷储存层22曰。条状层38a不包括上述的介电层16曰，而是由导体材料所构成。导体材料层 例如是多晶娃、渗杂的多晶娃、金属材料或其组合。渗杂的多晶娃例如是N+渗杂多晶娃或 P+渗杂多晶娃。电荷储存层22a覆盖条状层38a的顶部W及侧壁。
[0060] W下将针对本发明的半导体元件的制造方法进行说明。
[0061] 图3A至图3F为依照本发明的一实施例所绘示的半导体元件的制造方法的剖面示 意图。
[0062] 请参照图3A，提供基底10。基底10的材料如上所述，于此不再加 W寶述。接着， 在基底10上形成介电层12。介电层12的材料及厚度如同上文中说明介电层12a的部分所 述。介电层12的形成方法例如是热氧化法或化学气相沉积法。
[0063] 然后，在介电层12上形成多个堆找层18。具体而言，形成堆找层18的步骤例如是 形成交互堆找的导体层14 W及介电层16。每一堆找层18的形成方法包括先在介电层12 上形成导体层14,再于导体层14上形成介电层16,但本发明不W此为限。在另一实施例中， 形成堆找层18的方法包括在介电层12上依序形成多个导体层14 W及多个介电层16。导 体层14的材料及厚度如同上文中说明导体层14a的部分所述。导体层14的形成方法包括 化学气相沉积法。介电层16的材料及厚度如同上文中说明介电层16a的部分所述。介电 层16的形成方法例如是热氧化法或化学气相沉积法。
[0064] 之后，在最上层的堆找层18上形成硬掩模层20。硬掩模层20的材料及厚度如同 上文中说明硬掩模层20a的部分所述。形成硬掩模层20的方法包括化学气相沉积法或有 机金属化学气相沉积法（MOCVD)。接着，于硬掩模层20上形成图案化的光刻胶层50。
[0065] 请同时参照图3A W及图3B，W图案化的光刻胶层50为掩模并进行刻蚀，W在基底 10上形成多个堆找层18a，并在堆找层18a之间形成多个沟道T。对半导体元件200进行 刻蚀的方法包括W图案化的光刻胶层50为掩模，对硬掩模层20进行刻蚀，W将图案化的光 刻胶层50的图案转移至硬掩模层20。刻蚀的方式包括非等向性刻蚀，例如是干式刻蚀法。 干式刻蚀法可W是瓣射刻蚀、反应性离子刻蚀等。接着，移除图案化的光刻胶层50。然后， W图案化的硬掩模层20a为掩模，对多个介电层16、多个导体层14 W及介电层12进行刻 蚀，W在基底10上形成多个堆找层18a。此外，每一堆找层18a的侧壁与基底10的表面之 间的夹角0 3例如是大于85.0度，且小于89. 9度。另一方面，亦可使每一堆找层18a的转 角部C具有一弧度。
[0066] 然后，请参照图3C，于基底10上形成电荷储存层22。W形成罐状结构101。电荷 储存层22沿着堆找层18a的顶面及侧壁共形地形成。换言之，电荷储存层22覆盖堆找层 18a的顶部W及侧壁。电荷储存层22的材料及厚度如前述。电荷储存层22的形成方法例 如是化学气相沉积法或热氧化法。
[0067] 请参照图3C~图3E，进行至少2次的循环工艺，例如是2次至10次，W在沟道T 中形成单层或多层的导体层32a。在本说明书中，所谓进行1次的循环工艺指的是进行一次 沉积工艺W及一次刻蚀工艺。更具体地说，请参照图3C，沉积工艺指的是在沟道T中填入导 体材料层32 (如图3D所示），导体材料层32是共形地形成在电荷储存层22上。在一实施 例中，导体材料层32的材料例如是多晶娃、渗杂的多晶娃、金属材料或其组合。沉积工艺可 W是原子层沉积工艺或化学气相沉积工艺。 W側请参照图3D与图3E，循环工艺指的刻蚀工艺指的是移除部分导体材料层32, W不 均匀地削减导体材料层32的厚度。在进行至少2次的循环工艺之后，所形成的导体层32a 的第一厚度tl会小于导体层32a的第二厚度t2。第一厚度tl指的是为位于罐状结构101 的上部侧壁的导体层32a的厚度，第二厚度t2指的是位于罐状结构101的下部侧壁的导体 层32a的厚度。刻蚀工艺可包括等向性刻蚀工艺或非等向性刻蚀工艺。另外，于导体层32a 为多层结构时，第一厚度tl W及第二厚度t2所指的是在不同位置的多层导体材料层的厚 度总和。也就是说，只要导体层32a中的至少一层导体材料层具有如下的厚度分布即可：位 于罐状结构101的上部侧壁的导体材料层的厚度小于位于罐状结构101的下部侧壁的导体 材料层的厚度。在一实施例中，导体层32a中的每一层导体材料层均具有上述厚度分布。在 一实施例中，位于电荷储存层22的顶部上的导体材料层32 W及电荷储存层22的一部分亦 被移除。在一实施例中，上述的刻蚀工艺中电荷储存层22的顶部被圆化，因此在进行上述 刻蚀工艺后，电荷储存层22a的顶部呈现圆弧状，有利于在后续的工艺中将导体材料层填 入于沟道中，进而避免形成分散不均的孔桐。
[0069] 在一示范实施例中，导体层32a的厚度由罐状结构101的下部侧壁至罐状结构101 的上部侧壁递减。在另一示范实施例中，重复进行循环工艺，W使第一厚度tl与第二厚度 t2之间具有差值，此差值大于IA且小于10A，但本发明并不限于此。在另一实施例中，导 体层32a的表面与基底10的表面之间的夹角0 1小于每一罐状结构101的侧壁与基底10 的表面之间的夹角0 2。
[0070] 接着，请参照图3F，在罐状结构101的电荷储存层22a的顶部W及导体层32a的表 面上形成导体材料层40。导体材料层40填满沟道T并与导体层32a电性连接。导体材料 层40的材料例如是多晶娃、渗杂的多晶娃、金属材料或其组合。渗杂的多晶娃例如是N+渗 杂多晶娃或P+渗杂多晶娃。形成导体材料层40的方法包括化学气相沉积法。在一实施例 中，亦可对所形成的导体层32a与导体材料层40进行热处理，W使导体层32a与导体材料 层40中的孔桐扩散至外部或聚集在沟道T的顶部。进行上述热处理的方式例如是快速使 所形成的导体层32a与导体材料层40升溫至800°C~1100°C并立即冷却至25°C~100°C， 或者是加热至600°C~1000°C后持溫I小时~24小时。升溫的速率例如是300°C /小时~ 50(TC/小时。热处理的环境例如是在氨气气氛下。升溫的方式例如是使用激光脉冲进行 加热。 阳071] 接着，请同时参照图1A、图IB W及图3F，图案化导体层32曰、导体材料层40, W在 基底10上形成多个导体层32b、多个导体层40a。每一导体层3化延伸的方向与罐状结构 101延伸的方向不同，例如是互相垂直。每一导体层3化位于沟道T中且覆盖罐状结构101 的部分侧壁。每一导体层40a位于罐状结构101的电荷储存层22a上，且延伸到沟道T之 中，同时亦覆盖导体层32b的表面。每一导体层40a也覆盖罐状结构101顶面上的电荷储 存层2姑。
[0072] 值得注意的是，由于本发明是利用循环工艺先在罐状结构侧壁上形成上薄下厚的 导体层32曰，W降低沟道的深宽比，因此，后续在形成导体材料层40较容易填入于沟道，因 此相较于已知直接在沟道填入导体材料层的元件，本发明的半导体元件300较不容易于沟 道T中产生孔桐。
[0073] 虽然上述实施例中例示了由堆找层18a W及电荷储存层22a构成罐状结构101的 情况，但本发明的半导体元件的制造方法并不限于此，W下将会再列举另一实施例W说明 运一点。另外，在W下的说明中将会省略类似于上述实施例的流程W及构件的说明。
[0074] 图4A至图4B为依照本发明的另一实施例所绘示的半导体元件的剖面示意图。
[0075] 请参照图4A，与上述实施例不同的是，本发明的另一实施例的半导体元件400的 制造方法与上述半导体元件300的制造方法相似，但在基底10上形成介电层12之后会在 介电层12上形成导体层38而不形成上述的介电层16。导体层38的材料如同上文中说明 条状层38a的部分所述，故于此不再寶述。形成导体层38的方法包括化学气相沉积法。之 后，在导体层38上形成硬掩模层20,并于硬掩模层20上形成图案化的光刻胶层50。
[0076] 请参照图4B，W图案化的光刻胶层50为掩模并进行刻蚀，W在基底10上形成多个 条状层38a，并在条状层38a之间形成多个沟道T。对半导体元件400进行刻蚀的方法已于 上述实施例中详述，故于此不再寶述。
[0077] 请同时参照图2 W及图4B，之后的形成电荷储存层22a W形成多个罐状结构201 的步骤、形成导体材料层32、40的步骤W及削减导体材料层32的厚度的步骤及其细节皆已 于上述实施例的说明中详述，故于此不再寶述。
[0078] 综上所述，本发明在罐状结构的侧壁形成上薄下厚的第一导体材料层，使得后续 形成的第二导体材料层具有较好的沟填性，因此，可有效避免在将导体材料填入高深宽比 的沟道时形成分散不均的孔桐，进而改善半导体元件的电性表现。
[0079] 虽然本发明已W实施例掲露如上，然其并非用W限定本发明，任何所属技术领域 中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明 的保护范围当视随附的权利要求范围所界定的为准。
【主权项】
1. 一种半导体元件的制造方法，包括： 在一基底上形成多个鳍状结构，这些鳍状结构之间具有一沟道；以及 进行至少2次循环工艺，以形成一第一导体层，其中该每一循环工艺包括： 一沉积工艺，在该沟道中填入一第一导体材料层，该第一导体材料层覆盖这些鳍状结 构的顶部以及侧壁；以及 一刻蚀工艺，移除部分该第一导体材料层，其中该第一导体层的一第一厚度调整至小 于该第一导体层的一第二厚度，其中该第一厚度为位于这些鳍状结构的上部侧壁的该第一 导体层的厚度，该第二厚度为位于这些鳍状结构的下部侧壁的该第一导体层的厚度。2. 根据权利要求1所述的半导体元件的制造方法，其中在进行这些循环工艺之后更包 括：在该沟道中填入一第二导体材料层。3. 根据权利要求1所述的半导体元件的制造方法，其中进行这些循环工艺，以使该第 一导体层的厚度由这些鳍状结构的下部侧壁至这些鳍状结构的上部侧壁递减。4. 根据权利要求1所述的半导体元件的制造方法，其中进行这些循环工艺，以使该第 一导体层的表面与该基底的表面之间的一第一夹角小于这些鳍状结构的侧壁与该基底的 表面之间的一第二夹角。5. -种半导体元件，包括： 一基底； 多个鳍状结构，位于该基底上；以及 一第一导体层，覆盖这些鳍状结构的侧壁， 其中该第一导体层的一第一厚度小于该第一导体层的一第二厚度，该第一厚度为位于 这些鳍状结构的上部侧壁的该第一导体层的厚度，该第二厚度为位于这些鳍状结构的下部 侧壁的该第一导体层的厚度。6. 根据权利要求5所述的半导体元件，其中每一鳍状结构包括： 一条状层；以及 一电荷储存层，覆盖该条状层的顶部以及侧壁。7. 根据权利要求5所述的半导体元件，其中每一鳍状结构包括： 一堆栈层，每一堆栈层包括交互堆栈的至少一第二导体层以及至少一介电层；以及 一电荷储存层，覆盖该堆栈层的顶部以及侧壁。8. 根据权利要求5所述的半导体元件，更包括： 一第二导体层，覆盖该第一导体层的表面以及该电荷储存层的顶部。9. 根据权利要求5所述的半导体元件，其中该第一导体层的厚度由每一鳍状结构的下 部侧壁至每一鳍状结构的上部侧壁递减。10. 根据权利要求5所述的半导体元件，其中该第一导体层的表面与该基底的表面之 间的一第一夹角小于每一鳍状结构的侧壁与该基底的表面之间的一第二夹角。11. 一种半导体元件的制造方法，包括： 在一基底上形成多个鳍状结构，这些鳍状结构之间具有一沟道； 在该沟道中填入一导体层，该导体层包括多数的导体材料层，且覆盖这些鳍状结构的 顶部以及侧壁；以及 将至少一导体材料层的一第一厚度调整至小于该导体材料层的一第二厚度，其中该第 一厚度为位于这些鳍状结构的上部侧壁的该导体材料层的厚度，该第二厚度为位于这些鳍 状结构的下部侧壁的该导体材料层的厚度。12. 根据权利要求11所述的半导体元件的制造方法，其中将该第一厚度与该第二厚度 之间的差值调整至大于1人且小于10人。13. 根据权利要求11所述的半导体元件的制造方法，其中使该导体材料层的厚度由这 些鳍状结构的下部侧壁至这些鳍状结构的上部侧壁递减。14. 根据权利要求11所述的半导体元件的制造方法，其中使该导体材料层的表面与该 基底的表面之间的一第一夹角小于这些鳍状结构的侧壁与该基底的表面之间的一第二夹 角。
【文档编号】H01L27/02GK105826312SQ201510001573
【公开日】2016年8月3日
【申请日】2015年1月4日
【发明人】江圳陵, 郑俊民
【申请人】旺宏电子股份有限公司