半导体元件及其制造方法
【技术领域】
[0001]本发明是有关于一种电子元件及其制造方法，且特别是有关于一种半导体元件及其制造方法。
【背景技术】
[0002]随着科技日新月异，为了达到降低成本、简化工艺步骤以及节省芯片面积的需求，将存储单元阵列区与周边电路区的元件整合在同一芯片上已然逐渐成为一种趋势。然而，在存储单元阵列区与周边电路区之间的边界(Boundary)区域中存在相当大的阶梯高度(Step Height)，其增加后续工艺的复杂度。
[0003]图1是已知的一种半导体元件的剖面示意图。请参照图1，举例来说，已知的半导体元件为了降低叠层12在基底10表面的高度，采用先移除存储单元阵列区110的一部分基底10以埋入叠层12的方式。然而，此方式导致存储单元阵列区110与周边电路区120之间的边界区域130存在相当大的阶梯高度。为了要解决阶梯高度的问题，需要在存储单元阵列区110与周边电路区120之间预留相当大的距离(约3 μ m)，以做为边界区域130，并经过一连串的光刻、刻蚀、薄膜沉积及化学机械抛光(CMP)等平坦化等繁复工艺，于边界区域130中将形成大且深的沟道18，并在处理过程中填入氮化硅层14与氧化硅层16。然而，由于氮化硅层14与氧化硅层16的刻蚀速率不同，因此，在以湿法刻蚀工艺移除多余的氮化娃层14与氧化娃层16后,在氮化娃层14的两侧容易产生凹陷20且氧化娃层16的顶面也略高于存储单元阵列区110与周边电路区120的顶面。由于此边界平坦化处理工艺步骤繁复导致成本高昂，传统处理方式残留的高度差，亦增加后续工艺的困难度，并降低产品的可靠度。
[0004]因此，如何简化存储单元阵列区与周边电路区之间的边界处理步骤，并达成区域间最小的阶梯高度差，减低后续工艺的复杂度，增加芯片使用面积，且同时降低成本，将变成相当重要的一门课题。
【发明内容】
[0005]本发明提供一种半导体元件及其制造方法，其可改善存储单元阵列区与周边电路区之间的边界区域的阶梯高度。
[0006]本发明提供一种半导体元件及其制造方法，其可简化工艺，且同时增加芯片使用面积。
[0007]本发明提供一种半导体元件的制造方法，其方法包括提供基底。基底包括第一区、第二区以及第三区。第一区的基底的顶面低于第二区的基底的顶面。第三区配置于第一区与第二区之间。第三区的基底具有第一阶梯高度。于基底上共形地形成叠层。在第三区中的叠层具有第二阶梯高度。于叠层上形成流动材料层。对流动材料层进行第一刻蚀工艺，移除部分流动材料层。以位于第一区中的流动材料层为掩模，对第二区与第三区的叠层进行第二刻蚀工艺，以暴露第二区的基底的顶面。移除流动材料层。
[0008]在本发明的一实施例中，上述流动材料层的材料包括有机材料、无机材料或是有机无机复合材料。
[0009]在本发明的一实施例中，上述流动材料层的材料包括有机材料。上述有机材料包括光刻胶(PR)、有机底层材料(0DL)、底抗反射涂布(BARC)、旋涂式玻璃(S0G)或其组合。
[0010]在本发明的一实施例中，上述叠层包括多个介电层与多个导体层。上述介电层与导体层相互叠层。上述第二刻蚀工艺对介电层的刻蚀速率等于对导体层的刻蚀速率。
[0011]在本发明的一实施例中，上述流动材料层进行第一刻蚀工艺后，裸露出第二区的叠层。
[0012]在本发明的一实施例中，上述流动材料层进行第一刻蚀工艺后，留在该第一区的该流动材料层的厚度大于留在第二区的流动材料层的厚度，且大于第二阶梯高度。
[0013]在本发明的一实施例中，上述流动材料层进行第一刻蚀工艺后，留在该第一区的该流动材料层的厚度大于留在第二区的流动材料层的厚度，且小于第二阶梯高度。
[0014]本发明提供一种半导体元件包括基底与叠层。基底包括第一区、第二区以及第三区。第三区配置于第一区与第二区之间。由于第一区的基底的顶面低于第二区的基底的顶面，因此，第三区的基底具有第一阶梯高度。叠层配置于第一区与第三区的基底上。在第一区与第三区中的叠层的顶面与在第二区中的基底的顶面实质上共平面。
[0015]在本发明的一实施例中，在第三区中的叠层的顶面实质上等于或低于第二区中的基底的顶面。
[0016]在本发明的一实施例中，上述第三区的宽度为40nm至140nm。
[0017]基于上述，本发明实施例利用流动材料层覆盖第一区中的叠层以及部分覆盖第三区中的叠层，使得第一区与第三区中的流动材料层的顶面大约等于第二区中的叠层的顶面。接着，以第一区中的流动材料层为掩模，对第二区与第三区的叠层进行刻蚀工艺，以暴露第二区的基底的顶面。其使得第一区与第三区的叠层的顶面大约等于第二区的基底的顶面。如此一来，便可改善存储单元阵列区(例如是第一区)与周边电路区(例如是第二区)之间的边界区域(例如是第三区)的阶梯高度，藉此简化后续工艺的复杂度，进而降低工艺成本。
[0018]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
【附图说明】
[0019]图1是已知的一种半导体元件的剖面示意图。
[0020]图2A至图2G为依照本发明实施例所绘示的半导体元件的制造流程的剖面示意图。
[0021]图3是图2A的部分叠层的放大示意图。
[0022]图4为本发明第一实施例的半导体元件的剖面示意图。
[0023]图5为本发明第二实施例的半导体元件的剖面示意图。
[0024]图6为本发明第三实施例的半导体元件的剖面示意图。
[0025]图7为本发明第四实施例的半导体元件的剖面示意图。
[0026]图8为本发明的另一实施例中，流动材料层进行第一次刻蚀工艺的半导体元件的剖面示意图。
[0027]图9为本发明的又一实施例中，流动材料层进行第一次刻蚀工艺的半导体元件的剖面示意图。
[0028]【符号说明】
[0029]10、100:基底
[0030]101a:介电层
[0031]101b:导体层
[0032]12、102、102a、102b:叠层
[0033]14:氮化硅层
[0034]16:氧化硅层
[0035]18:沟道
[0036]140:沟道、洞
[0037]20、105:凹陷
[0038]103a, 103bU03cU03d, 103eU03f:材料层
[0039]104、104a、104b、104c、104d:流动材料层
[0040]106:电荷储存层
[0041]108:导体柱
[0042]110:第一区、存储单元阵列区
[0043]120:第二区、周边电路区
[0044]130:第三区、边界区域
[0045]200:部分
[0046]H1、H2、H3:阶梯高度
[0047]T、T1 ?T7、tl、t2:厚度
【具体实施方式】
[0048]图2A至图2G为依照本发明实施例所绘示的半导体元件的制造流程的剖面示意图。
[0049]请参照图2A，首先，提供基底100。基底100包括第一区110、第二区120以及第三区130。上述第三区130位于第一区110与第二区120之间。第一区110的基底100的顶面低于第二区120的基底100的顶面，第三区130的基底100具有第一阶梯高度H1。在一实施例中，第一阶梯高度H1的高度为40nm至140nm。在一实施例中，第一区110为存储单元阵列区；而第二区120为周边电路区；第三区130则是存储单元阵列区与周边电路区之间的边界区域。在一实施例中，第三区130的宽度为40nm至140nm，其宽度远小于已知技术中所预留3μπι的距离。
[0050]在一实施例中，上述基底100可以是利用光刻与刻蚀工艺，对基底材料进行第一图案化工艺，以移除对应第一区110与第三区130的部分基底材料。在另一实施例中，上