半导体元件及其制造方法
【技术领域】
[0001]本发明涉及一种半导体元件及其制造方法。
【背景技术】
[0002]随着半导体元件集成度的提高，元件尺寸不断地缩小。元件中每个构件的尺寸愈来愈小，彼此间的距离也愈来愈近。一般而言，元件与元件之间藉由隔离结构来彼此隔离。现今较常使用的隔离结构为浅沟渠隔离结构(shallow trench isolat1n, STI)。在记忆元件中，适当的浅沟渠隔离结构能提高栅极稱合比(gate coupling rat1,GCR)、减少相邻记忆元件间的干扰、同时使记忆元件具有良好的可靠度。
【发明内容】
[0003]本发明的目的在于，提供一种新的半导体元件及其制造方法，所要解决的技术问题是使其能够提高栅极耦合比、减少相邻记忆元件间的干扰，并且使半导体元件具有良好的可靠度，非常适于实用。
[0004]本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体元件，包括基底、多个第一介电层、多个第一导体层以及多个隔离结构。所述基底具有多个沟渠。所述第一介电层分别配置于相邻两个所述沟渠之间的所述基底上。所述第一导体层配置于所述第一介电层上。所述隔离结构位于所述沟渠中，每一隔离结构包括平坦区与凹陷区，所述平坦区的上表面高于所述第一介电层的上表面。
[0005]本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
[0006]前述的半导体元件，其中所述凹陷区为U形、V形、梯形、乳头形、W形或阶梯形。
[0007]前述的半导体元件，其中所述凹陷区的底面低于所述平坦区的上表面，并且高于所述第一介电层的上表面。
[0008]前述的半导体元件，还包括:第二导体层以及第二介电层。所述第二导体层配置于所述第一导体层与所述隔离结构上；所述第二介电层配置于所述第一导体层与所述第二导体层之间以及所述隔离结构与所述第二导体层之间。
[0009]本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体元件的制造方法，包括:在基底上依序形成第一介电层与第一导体层。图案化所述第一导体层与所述第一介电层，并且在所述基底中形成多个沟渠。在所述沟渠中形成多个隔离材料层。移除部分所述隔离材料层，以形成多个隔离层，裸露出所述第一导体层的侧壁。移除部分所述隔离层，以形成多个隔离结构，每一隔离结构包括平坦区与凹陷区。
[0010]本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
[0011]前述的半导体元件的制造方法，其中所述移除部分所述隔离层的步骤包括:在每一第一导体层的侧壁上形成第一衬间隙壁。以所述第一衬间隙壁为罩幕，蚀刻所述隔离层。移除所述第一衬间隙壁。
[0012]前述的半导体元件的制造方法，其中蚀刻所述隔离层的方法包括干式蚀刻法。
[0013]前述的半导体元件的制造方法，其中移除所述第一衬间隙壁的方法包括湿式蚀刻法。
[0014]前述的半导体元件的制造方法，还包括:在移除所述第一衬间隙壁之前，在所述第一衬间隙壁的侧壁形成第二衬间隙壁。以所述第一衬间隙壁以及所述第二衬间隙壁为罩幕，蚀刻部分所述隔离层。移除所述第一衬间隙壁与所述第二衬间隙壁。
[0015]前述的半导体元件的制造方法，其中移除部分所述隔离材料层的方法包括干式蚀刻法。
[0016]本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明半导体元件及其制造方法至少具有下列优点及有益效果:本发明的半导体元件及其制造方法能够提高栅极耦合比、减少相邻浮置栅极间的干扰，并且使半导体元件具有良好的可靠度。
[0017]综上所述，本发明是有关于一种半导体元件及其制造方法。所述半导体元件包括基底、第一介电层、第一导体层以及隔离结构。基底具有沟渠；第一介电层配置于相邻两个沟渠之间的基底上；第一导体层配置于第一介电层上；隔离结构位于沟渠中，包括平坦区与凹陷区，平坦区的上表面高于第一介电层的上表面。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。
[0018]上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
【附图说明】
[0019]图1A至图1H是根据本发明一实施例所绘示的半导体元件的制造流程的剖面示意图。
[0020]图2至图5是依照本发明其他实施例所绘示的半导体元件的剖面示意图。
[0021]图6A至图6B是根据本发明另一实施例所绘示的半导体元件的制造流程的剖面示意图。
[0022]图7A至图7D是根据本发明又一实施例所绘示的半导体元件的制造流程的剖面示意图
[0023]102、102a:基底
[0024]104、104a:第一介电层
[0025]106、106a:第一导体层
[0026]108:沟渠
[0027]110:隔离材料层
[0028]110a、710b、710c:隔离层
[0029]110b、210b、310b、410b、510b、610b、710d:隔离结构
[0030]111a:平坦区
[0031]lllb、611b、711b:凹陷区
[0032]112:衬材料层
[0033]112a、618a、620a、718a、720a:衬间隙壁
[0034]114:第二介电层
[0035]116:第二导体层
[0036]Θ:角度
【具体实施方式】
[0037]为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的半导体元件及其制造方法其【具体实施方式】、结构、方法、步骤、特征及其功效，详细说明如后。
[0038]图1A至图1H是根据本发明一实施例所绘示的半导体元件的制造流程的剖面示意图。
[0039]请参阅图1A所示，在基底102上形成第一介电层104。基底102例如为半导体基底、半导体化合物基底或是绝缘层上有半导体基底(semiconductor over insulator,SOI)。半导体例如是IVA族的原子，例如硅或锗。半导体化合物例如是IVA族的原子所形成的半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成的半导体化合物，例如是砷化镓。基底102可以具有掺杂，基底102的掺杂可以是Ρ型或Ν型。Ρ型的掺杂可以是ΠΙΑ族离子，例如是硼离子。Ν型掺杂可以是VA族离子，例如是砷或是磷。
[0040]第一介电层104可以由单材料层构成。单材料层例如是低介电常数材料或是高介电常数材料。低介电常数材料为介电常数低于4的介电材料，例如是氧化硅或氮氧化硅。高介电常数材料为介电常数高于4的介电材料，例如是氧化铝铪(HfAlO)、氧化铪(Hf02)、氧化铝(A1203)或氮化硅(Si3N4)。第一介电层104也可以是双层堆叠结构或是多层堆叠结构。双层堆叠结构例如是低介电常数材料与高介电常数材料所组成的双层堆叠结构(以低介电常数材料/高介电常数材料表示)，例如是氧化硅/硅氧化铪、氧化硅/氧化铪或是氧化硅/氮化硅。多层堆叠结构例如是低介电常数材料、高介电常数材料以及低介电常数材料所组成的多层堆叠结构(以低介电常数材料/高介电常数材料/低介电常数材料表示)，例如是氧化硅/氮化硅/氧化硅或是氧化硅/氧化铝/氧化硅。第一介电层104的形成方法例如是热氧化法或是化学气相沉积法。
[0041]之后，在第一介电层104上形成第一导体层106。第一导体层106的材质例如是掺杂多晶硅、多晶硅化金属或其组合的堆叠层、金属层或可应用的导体，形成方法例如是利用化学气相沉积法或是物理气相沉积法。
[0042]然后，请参阅图1B所不，图案化第一导体层106以及第一介电层104,形成第一导体层106a以及第一介电层104a，并于基底102a中形成多个沟渠108。图案化的方法可以在第一导体层106上形成图案化罩幕层(未绘示)。图案化罩幕层可以是单一材料层或是双层材料层，图案化罩幕层例如是图案化的光阻层。接着，以图案化罩幕层为罩幕，进行蚀刻工艺，蚀刻工艺包括非等向性蚀刻法，例如是干式蚀刻法。之后，移除图案化罩幕层。移除图案化罩幕层的方法例如是干式移除法、湿式移除法或其组合。
[0043]其后，请参阅图1C所示，在沟渠108中形成隔离材料层110。形成隔离材料层110的方法可以是在沟渠108以及第一导体层106a上形成绝缘材料。绝缘材料例如是氧化硅或是硼磷硅玻璃，其形成的方法例如是化学气相沉积法。之后，再利用化学机械研磨法(CMP)或回蚀刻法，移除第一导体层106a上的绝缘材料。
[0044]然后，请参阅图1C与图1D所示，进行回蚀刻工艺，移除沟渠108中部分的隔离材料层110,形成隔离层110a。隔离层110a的上表面低于第一导体层106a的上表面,并且高于第一介电层104a的上表面，裸露出第一导体层106a的侧壁。在一实施例中，隔离层110a的上表面与第一介电层104a的上表面之间的距离约为200埃至500埃。移除部分隔离材料层110的方法例如是干式蚀刻法。
[0045]接着，请参阅图1E所示,在基底102a上形成衬材料层112,覆盖所述第一导