具有自对准栅结构的半导体器件及其制造方法
【技术领域】
[0001 ]本公开涉及半导体领域，更具体地，涉及一种具有自对准栅结构的半导体器件及其制造方法。
【背景技术】
[0002]具有全环绕栅(AAWG)结构的半导体器件如金属氧化物半导体场效应晶体管(MOSFET)能很好地控制短沟道效应，并能够进一步缩小。但是，难以使AAWG的上部与下部对准且同时获得对栅长的良好控制。这是因为AAWG的下部通常是通过各向同性刻蚀来实现的，这会在源/漏侧形成底切，而这种底切栅是难以准确控制的。
【发明内容】
[0003]本公开的目的至少部分地在于提供一种具有自对准栅结构的半导体器件及其制造方法。
[0004]根据本公开的一个方面，提供了一种制造半导体器件的方法，包括:在衬底上形成沿第一方向延伸的鳍状结构，所述鳍状结构包括在衬底上交替叠置的至少一个第一牺牲层和至少一个半导体层的叠层;在形成有鳍状结构的衬底上形成沿与第一方向相交的第二方向延伸的第二牺牲层，第二牺牲层沿第一方向延伸范围小于鳍状结构的延伸范围，而沿第二方向延伸范围大于鳍状结构的延伸范围；将鳍状结构构图为对于任一半导体层，在第一方向上的相对两侧，其上方的第一或第二牺牲层的侧壁与其下方的第一牺牲层的侧壁彼此自对准，且各第一牺牲层和第二牺牲层构成环绕着各半导体层的牺牲栅;在牺牲栅的侧壁上选择性形成栅侧墙；以及去除牺牲栅，并在栅侧墙限定的空间内形成栅堆叠。
[0005]根据本公开的另一方面，提供了一种半导体器件，包括:衬底;在衬底上形成的与衬底相分离且沿第一方向延伸的至少一个鳍状半导体层;环绕各半导体层外周形成且沿与第一方向相交的第二方向延伸的栅堆叠，其中，对于任一半导体层，在第一方向上的相对两侦U，其上方的栅堆叠部分的侧壁与其下方的栅堆叠部分的侧壁彼此对准。
[0006]根据本公开的实施例，通过自对准的工艺来形成栅结构特别是全环绕栅(AAWG)结构，于是栅堆叠在半导体层上方的部分与在半导体层下方的部分可以彼此自对准，从而可以降低栅与源/漏(S/D)之间的电容。
【附图说明】
[0007]通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0008]图l-17(b)是示意性示出了根据本公开实施例的制造半导体器件流程的示意图。
【具体实施方式】
[0009]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0010]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0011 ]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0012]根据本公开的实施例，提供了一种具有全环绕栅(AAWG)结构的半导体器件如金属氧化物半导体场效应晶体管(M0SFET)。该器件可以包括用作有源区(例如，沟道区)的半导体层。半导体层可以与衬底相分离，从而栅堆叠可以环绕半导体层的外周。半导体层可以呈鳍状沿第一方向延伸，例如为纳米线的形式。栅堆叠可以沿与第一方向相交(例如，垂直)的第二方向延伸。这样，栅堆叠可以在半导体层中限定沟道区。具体地，半导体层被栅堆叠环绕的部分中可以形成沟道区。可以在半导体层中相对于栅堆叠的两侧(即，在沟道区的两侦D形成源漏区。例如，源漏区可以形成于半导体层未被栅堆叠环绕的端部，或者源漏区可以形成于在半导体层的端部上生长的另一半导体层中。
[0013]由于环绕构造，栅堆叠可以包括位于半导体层上方的部分以及位于半导体层下方的部分。根据本公开的实施例，栅堆叠的上部和下部可以彼此自对准。更具体地，在第一方向上的相对两侧，栅堆叠上部的侧壁(更具体地，栅介质层的侧壁)与栅堆叠下部的侧壁(更具体地，栅介质层的侧壁)彼此对准。
[0014]由于栅堆叠在第一方向上相对两侧的侧壁事实上限定了栅长，从而在半导体层上方的栅长与半导体层下方的栅长实质上相等，且两者在物理位置上实质上对准。这有助于减小栅与源/漏(S/D)之间的电容。
[0015]在栅堆叠的侧壁上可以选择性地形成有栅侧墙。由于栅堆叠环绕半导体层而栅侧墙在栅堆叠的侧壁上形成，因此在沿第一方向观察栅侧墙时，栅侧墙也可以环绕着半导体层。因此，这种自对准结构也可以体现为栅侧墙位于半导体层上方的部分与栅侧墙位于半导体层下方的部分彼此对准。
[0016]衬底上可以形成有用作有源层的多个半导体层。例如，这多个半导体层可以沿大致垂直于衬底表面的方向排列，且彼此间隔开大致平行延伸。这些半导体层可以彼此对准。栅堆叠可以环绕各半导体层，从而形成多AAWG结构。
[0017]这种具有自对准栅结构的半导体器件例如可以如下制作。例如，可以在衬底上形成交替叠置的至少一个第一牺牲层和至少一个半导体层的叠层，并将该叠层构图为沿第一方向延伸的鳍状结构。半导体层限定了有源区的位置，而第一牺牲层限定了栅堆叠的一部分的位置。更具体地，第一牺牲层介于各半导体层之间，从而分别位于各半导体层上方或下方，并因此限定了位于半导体层上方的栅堆叠部分的位置以及位于半导体层下方的栅堆叠部分的位置。
[0018]为了在后继处理中保护半导体层，可以在鳍状结构中的半导体层的侧壁上选择性地形成保护层。更具体地，保护层可以仅形成在半导体层的侧壁上，而不形成在第一牺牲层的侧壁上。可以进行氧化处理，以在半导体层的侧壁上形成氧化物。当然，氧化处理也可能在第一牺牲层的侧壁上形成氧化物。可以通过相对于半导体层的侧壁上形成的氧化物进行选择性刻蚀，来去除第一牺牲层的侧壁上形成的氧化物。半导体层侧壁上的氧化物可以保留，以在后继工艺中保护半导体层的端部。
[0019]此外，可以在形成有鳍状结构的衬底上形成沿与第一方向相交(例如，垂直)的第二方向延伸的第二牺牲层。可以将第二牺牲层构图为对应于将要形成的栅堆叠的形状。例如，可以将第二牺牲层构图为沿第一方向延伸范围小于鳍状结构的延伸范围，而沿第二方向延伸范围大于鳍状结构的延伸范围。第二牺牲层限定了栅堆叠的其余部分的位置。
[0020]在第二牺牲层的侧壁(特别是，在第一方向上相对两侧的侧壁)位置(S卩，由第二牺牲层限定的栅堆叠部分的侧壁)确定的情况下，可以对鳍状结构(特别是其中限定栅堆叠部分的第一牺牲层)进行构图，以便第一牺牲层的侧壁(特别是，在第一方向上相对两侧的侧壁)位置(即，由第一牺牲层限定的栅堆叠部分的侧壁位置)可以与第二牺牲层的侧壁(特别是，在第一方向上相对两侧的侧壁)位置(即，由第二牺牲层限定的栅堆叠部分的侧壁位置)相对准。例如，可以在存在第二牺牲层(为栅堆叠的形状)的情况下，对鳍状结构进行构图(例如，以大致垂直于衬底表面的方向进行反应离子刻蚀(RIE))。这样，第一牺牲层(在第一方向上相对两侧)的侧壁可以自对准于第二牺牲层(在第一方向上相对两侧)的侧壁。
[0021]另外，在第二方向上的相对两侧，第二牺牲层可以与鳍状结构中的第一牺牲层相接合，并因此构成了环绕各半导体层的牺牲栅。
[0022]根据本公开的实施例，可以在牺牲栅的侧壁上选择性地形成栅侧墙。更具体地，栅侧墙可以仅形成在牺牲栅的侧壁上，而不形成在半导体层的侧壁上。例如，这可以如下进行。可以使栅堆叠(在第一方向上相对两侧)的侧壁，更具体地，第一牺牲层和第二牺牲层(在第一方向上相对两侧)的侧壁相对于半导体层凹入。于是，可以在这种凹入中填充电介质层来形成栅侧墙。例如，可以在衬底上形成电介质层，然后