结型栅场效应晶体管（jfet）、半导体器件及其制造方法
【专利说明】结型栅场效应晶体管(JFET)、半导体器件及其制造方法
[0001]相关申请的交叉参考
[0002]本申请要求于2013年5月13日提交的第13/892，960号美国专利申请的部分继续案，其全部内容结合于此作为参考。
技术领域
[0003]本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其制造方法。
【背景技术】
[0004]结型栅场效应晶体管(JFET)提供了多种有用的特征，诸如噪音低、切换速度快、大功率处理能力等。这些特征使JFET成为多种功率应用(诸如功率放大器)中考虑的设
i+o
【发明内容】
[0005]为了解决现有技术中所存在的问题，本发明提供了一种结型栅场效应晶体管(JFET)，包括:衬底；源极区，形成在所述衬底中；漏极区，形成在所述衬底中；沟道区，形成在所述衬底中，所述沟道区将所述源极区与所述漏极区连接；至少一个栅极区，形成在所述衬底中，所述至少一个栅极区在界面处接触所述源极区和所述漏极区中的一个，所述至少一个栅极区与所述源极区和所述漏极区中的另一个隔离；以及介电层，覆盖所述界面，同时暴露所述源极区和所述漏极区中的一个的部分以及所述栅极区的部分。
[0006]在该JFET中，响应于施加给所述至少一个栅极区的反向偏压，所述至少一个栅极区配置为:使耗尽区从所述界面延伸进所述源极区和所述漏极区中的一个中。
[0007]在该JFET中，所述衬底包括绝缘体上半导体(SOI)衬底。
[0008]在该JFET中，所述介电层的宽度在0.5 μπι至5 μπι的范围内。
[0009]在该JFET中，所述介电层包括抗蚀保护氧化物(RP0)层。
[0010]在该JFET中，自上而下观看所述衬底时，所述介电层围绕所述源极区和所述漏极区中的一个延伸。
[0011]在该JFET中，自上而下观看所述衬底时，所述栅极区围绕所述源极区和所述漏极区中的一个以及所述介电层延伸。
[0012]在该JFET中，所述至少一个栅极区包括第一栅极区和第二栅极区；以及所述源极区和所述漏极区中的一个以及所述介电层夹置在所述第一栅极区与所述第二栅极区之间。
[0013]该JFET还包括:接触层，位于所述源极区和所述漏极区中的一个的暴露部分以及所述栅极区的暴露部分上方，其中，所述介电层布置在所述接触层之间，并且所述介电层与所述接触层至少部分地等高。
[0014]该JFET还包括:隔离区，位于所述介电层下面，所述隔离区布置在所述源极区和所述漏极区中的一个与所述栅极区之间。
[0015]根据本发明的另一方面，提供了一种半导体器件，包括:衬底；至少一个晶体管，形成在所述衬底中，所述至少一个晶体管包括:源极区和漏极区，形成在所述衬底中；第一栅极区和第二栅极区，形成在所述衬底中，所述第一栅极区和所述第二栅极区与所述源极区和所述漏极区至少部分地等高，所述源极区和所述漏极区中的一个设置在所述第一栅极区和所述第二栅极区之间；和沟道区，形成在所述衬底中，并且所述沟道区将所述源极区与所述漏极区连接；以及隔离区，介于:(i)所述源极区和所述漏极区中的一个的上部与所述第一栅极区的上部之间；(ii)所述源极区和所述漏极区中的另一个的上部与所述第二栅极区的上部之间。
[0016]在该半导体器件中，所述第一栅极区和所述第二栅极区还包括位于所述隔离区下面的下部，所述下部接触所述沟道区。
[0017]在该半导体器件中，响应于施加给所述第一栅极区和所述第二栅极区的反向偏压，将所述第一栅极区的下部和所述第二栅极区的下部配置为:使对应的第一耗尽区和第二耗尽区在横穿所述衬底的厚度方向的方向上相向延伸。
[0018]在该半导体器件中，所述衬底包括绝缘体上半导体(SOI)衬底。
[0019]该半导体器件还包括:介电层，位于所述隔离区上方，其中，自上而下观看所述衬底时，所述介电层比所述隔离区窄。
[0020]在该半导体器件中，所述介电层的宽度在0.5μπι至5μπι的范围内。
[0021]在该半导体器件中，自上而下观看所述衬底时，所述介电层围绕所述源极区和所述漏极区中的一个延伸。
[0022]在该半导体器件中，自上而下观看所述衬底时，所述隔离区围绕所述源极区和所述漏极区中的一个、所述第一栅极区以及所述第二栅极区延伸。
[0023]在该半导体器件中，自上而下观看所述衬底时，所述源极区和所述漏极区中的另一个围绕所述隔离区、所述源极区和所述漏极区中的一个、所述第一栅极区以及所述第二栅极区延伸。
[0024]根据本发明的一种在衬底中制造晶体管的方法，所述方法包括:在所述衬底中形成隔离区；在所述衬底中形成沟道区；在所述衬底中形成源极区和漏极区，其中，自上而下观看所述衬底时，所述源极区和所述漏极区中的一个被所述源极区和所述漏极区中的另一个围绕；在所述衬底中形成栅极区，其中，所述隔离区布置在所述源极区和所述漏极区中的一个与所述栅极区之间；在布置在所述源极区和所述漏极区中的一个与所述栅极区之间的隔离区的上方形成介电层；以及在对应的栅极区、源极区和漏极区上方形成接触层，所述介电层将位于所述栅极区上方的接触层与位于所述源极区和所述漏极区中的一个上方的接触层隔离。
【附图说明】
[0025]在附图中通过实例(而不是限制)的方式示出了一个或多个实施例，其中，在通篇描述中，具有相同参考标号的元件表示类似的元件。除非另有披露，否则不按比例绘制附图。
[0026]图1是根据一些实施例的η沟道JFET (NJFET)的立体的部分截面图。
[0027]图2是根据一些实施例的ρ沟道JFET (PJFET)的立体的部分截面图。
[0028]图3Α是根据一些实施例的半导体器件的电路图，并且图3Β是该半导体器件的立体的部分截面图。
[0029]图4是根据一些实施例的JFET的顶视图。
[0030]图5是根据一些实施例的JFET的立体的部分截面图。
[0031 ]图6是根据一些实施例制造NJFET的方法的流程图。
[0032]图7A至图7D是根据一些实施例的NJFET在制造期间的多个阶段的截面图。
[0033]图8是根据一些实施例制造PJFET的方法的流程图。
[0034]图9是根据一些实施例的NJFET的立体的部分截面图。
[0035]图10是根据一些实施例的NJFET的立体的部分截面图。
[0036]图11是根据一些实施例的JFET的顶视图。
[0037]图12是根据一些实施例的NJFET的截面图。
【具体实施方式】
[0038]应该理解，以下发明提供了许多不同的实施例或实例，用于实施多个实施例的不同部件。下文中，将描述组件和布置的具体实例，以简化本发明。然而，发明概念可以以许多不同的方式实施，并且不应该被理解为限制于本文所阐述的实施例。然而，显而易见地，没有这些具体细节也可以实行一个或多个实施例。附图中的类似的参考数字表示类似的元件。
[0039]在一些实施例中，JFET包括:源极区和漏极区；沟道区，将源极区与漏极区连接；以及栅极区。响应于施加给栅极区的电压，将栅极区配置为使源极区和漏极区中的一个中出现耗尽区。这与栅极区使得在沟道区中出现耗尽区的其他配置不同。根据一些实施例的JFET是栅极区与源极区和漏极区至少部分等高(co-elevat1nal)的垂直JFET，以减小JFET的厚度。而且，例如，根据一些实施例，有可能将JFET的制造工艺集成在互补金属氧化物半导体(CMOS)工艺中，以用于在与JFET相同的器件或芯片上制造CMOS电路。
[0040]图1是根据一些实施例的NJFET 100的立体的、部分截面图。NJFET100包括:衬底110，该衬底具有形成在衬底110中的深N阱(DNW)112、N阱(NW) 114和隔离区(STI)116，衬底110还具有上表面118。NJFET100还包括均形成在衬底110中的沟道区120、漏极区130、源极区140和栅极区150。图1中的立体的部分截面图示出了 NJFET 100的大约一半。NJFET 100的另一半(未示出)在结构上类似于图1所示的这一半。
[0041 ] 衬底110具有厚度方向Z，并且方向X与Y互相横穿(transverse，也称为垂直)且还横穿厚度方向Z。衬底110包括元素半导体、化合物半导体、合金半导体或它们的组合。元素半导体的实例包括(但不限于)硅和锗。化合物半导体的实例包括(但不限于)碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟。合金半导体的实例包括(但不限于)SiGe、GaAsP、AlInAs、AlGaAs、GalnAs、GalnP和GalnAsP。在一些实施例中使用其他的半导体材料(包括III族、IV族和V族元素)。在一个或多个实施例中，衬底110包括绝缘体上半导体(SOI)、掺杂的外延层、梯度半导体层和/或一半导体层(如，硅)覆盖另一不同类型的半导体层(如，锗)的堆叠的半导体结构。在一些实施例中，衬底110包括在图1中表示为P-sub的ρ型掺杂的衬底。ρ掺杂的衬底110中的ρ型掺杂剂的实例包括(但不限于)硼、镓和铟。在至少一个实施例中，衬底110包括ρ型掺杂的硅衬底。
[0042] 深η阱112和η阱114形成在衬底110中。深η阱112和η阱114是具有η型掺杂剂的轻掺杂区(weakly doped reg1n)。深讲112和/或η讲114中的η型掺杂剂的实例包括(但不限于)磷和砷。η阱114在衬底110的厚度方向Ζ上从衬底110的上表面118向下延伸，以接触深η讲112。深η讲112和η讲114 一起限定η掺杂的结构，该η掺杂的结构将NJFET 100的其他的组件与ρ掺杂的衬底110和/或形成在衬底110中/上的其他电路隔离开。深η