一种半导体器件及其制造方法、电子装置的制造方法
【专利摘要】本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供具有第一晶体管区和第二晶体管区的半导体衬底，在半导体衬底上形成有伪栅极结构；在半导体衬底上形成由氢化无定型碳构成的层间介电层，以填充伪栅极结构之间的间隙；去除伪栅极结构中的牺牲栅电极层，得到栅沟槽；沉积金属栅极材料层，以完全填充所述栅沟槽。根据本发明，形成的层间介电层具有更大的致密度和硬度，实施化学机械研磨时不会出现凹坑缺陷。
【专利说明】
一种半导体器件及其制造方法、电子装置
技术领域
[0001]本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子
目.0
【背景技术】
[0002]在下一代集成电路的制造工艺中，对于互补金属氧化物半导体(CMOS)的栅极的制作，通常采用后栅极(gate-last)工艺。典型的后栅极工艺的过程包括:首先，在半导体衬底上形成伪栅极结构，所述伪栅极结构通常由自下而上层叠的界面层、高k介电层、覆盖层(capping layer)和牺牲栅电极层构成；然后，在伪栅极结构的两侧形成栅极间隙壁结构，在半导体衬底上依次形成接触孔蚀刻停止层和层间介电层并实施化学机械研磨直至露出伪栅极结构的顶部，之后去除伪栅极结构中的牺牲栅电极层；接着，在留下的沟槽内依次沉积功函数金属层(workfunct1n metal layer)、阻挡层(barrier layer)和浸润层(wetting layer);最后进行金属栅(通常为铝)的填充。采用上述工艺制作的晶体管结构通常称为高k介电层/金属栅晶体管。
[0003]随着半导体器件特征尺寸的不断缩减，形成在半导体衬底上的伪栅极结构之间的间隙的深宽比不断增大，层间介电层的构成材料需要对深宽比大于10的间隙具有良好的填充能力，因此，通常选用四乙氧基硅烷(TEOS)和臭氧作为沉积层间介电层的前体材料，在后续实施热处理工序时，还可以有效避免层间介电层对半导体衬底产生的等离子体诱导损伤。但是，采用上述前体材料实施沉积所形成的层间介电层的机械强度较差，后续实施化学机械研磨直至露出伪栅极结构的顶部的过程中，位于伪栅极结构之间的间隙处的层间介电层会塌陷使其上部出现凹坑缺陷，进而严重影响后续电连接高k介电层/金属栅顶部的接触塞的形成。为了解决上述问题，现有技术通常是通过实施退火处理以提升层间介电层的密度和硬度，进而增大其机械强度，但是，这一举措不利于热预算的降低。
[0004]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0005]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供具有第一晶体管区和第二晶体管区的半导体衬底，在所述半导体衬底上形成有伪栅极结构；在所述半导体衬底上形成由氢化无定型碳构成的层间介电层，以填充所述伪栅极结构之间的间隙；去除所述伪栅极结构中的牺牲栅电极层，得到栅沟槽；沉积金属栅极材料层，以完全填充所述栅沟槽。
[0006]在一个示例中，采用等离子体增强化学气相沉积工艺形成所述层间介电层，所述沉积使用的前体为用氩气稀释的乙炔气体。
[0007]在一个示例中，所述第一晶体管区为PMOS区，所述第二晶体管区为NMOS区，或者，所述第一晶体管区为NMOS区，所述第二晶体管区为PMOS区。
[0008]在一个示例中，在所述半导体衬底上形成层间介电层以填充所述伪栅极结构之间的间隙的步骤包括:先在所述半导体衬底上形成覆盖所述伪栅极结构的所述层间介电层，再执行第一化学机械研磨，直至露出所述伪栅极结构的顶部；沉积所述金属栅极材料层之前，还包括在所述栅沟槽的侧壁和底部依次形成功函数设定金属层、阻挡层和浸润层的步骤；沉积所述金属栅极材料层之后，还包括执行第二化学机械研磨的步骤，直至露出所述层间介电层的顶部。
[0009]在一个示例中，形成所述层间介电层之前，还包括在所述半导体衬底上形成接触孔蚀刻停止层的步骤，所述接触孔蚀刻停止层覆盖所述伪栅极结构。
[0010]在一个示例中，所述接触孔蚀刻停止层的材料为具有拉应力的氮化硅。
[0011]在一个示例中，所述牺牲栅电极层的去除和所述金属栅极材料层的沉积包括以下步骤:先去除位于所述第一晶体管区的牺牲栅电极层，在留下的第一栅沟槽内沉积第一金属栅极材料层；再去除位于所述第二晶体管区的牺牲栅电极层，在留下的第二栅沟槽内沉积第二金属栅极材料层。
[0012]在一个示例中，在所述牺牲栅电极层和所述半导体衬底之间形成有自下而上层叠的界面层、高k介电层和覆盖层，在所述伪栅极结构的两侧形成有侧壁结构，在所述侧壁结构两侧的半导体衬底中形成有源/漏区，在所述源/漏区的顶部形成有自对准硅化物。
[0013]在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。
[0014]在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
[0015]根据本发明，形成的所述层间介电层具有更大的致密度和硬度，实施化学机械研磨时不会出现凹坑缺陷。
【附图说明】
[0016]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0017]附图中:
[0018]图1A-图1F为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0019]图2为根据本发明示例性实施例一的方法依次实施的步骤的流程图。
【具体实施方式】
[0020]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0021]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0022]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0023][示例性实施例一]
[0024]参照图1A-图1F，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
[0025]首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底100选用单晶硅材料构成。在半导体衬底100中形成有隔离结构101，作为示例，隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构101将半导体衬底100分为不同的晶体管区，作为示例，在本实施例中，隔离结构101将半导体衬底100分为PMOS区和NMOS区。在半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
[0026]在半导体衬底100上形成有伪栅极结构102，作为一个示例，伪栅极结构102可包括依次层叠的高k介电层102a、覆盖层102b和牺牲栅电极层102c。高k介电层102a的k值(介电常数)通常为3.9以上，其构成材料可以为氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化错、氧化错娃、氧化钛、氧化钽、氧化钡锁钛、氧化钡钛、氧化锁钛、氧化铝等，特别优选的是氧化铪、氧化锆和氧化铝。覆盖层102b可以抑制后续形成的金属栅极结构中的金属栅极材料(通常为铝)向高k介电层102a中的扩散，其构成材料可包括氮化钛和氮化钽。牺牲栅电极层102c的材料可包括多晶娃。作为另一个不例，在高k介电层102a和半导体衬底100之间还形成有界面层，为了简化，图示中予以省略。界面层可以改善高k介电层102a与半导体衬底100之间的界面特性，其构成材料可包括硅氧化物(S1x)。形成以上各层可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如采用热氧化工艺形成界面层，采用化学气相沉积工艺形成高k介电层102a和牺牲栅电极层102c，采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成覆盖层102b。
[0027]此外，作为示例，在伪栅极结构102的两侧形成有侧壁结构103，其中，侧壁结构103至少包括氧化物层和/或氮化物层。形成侧壁结构103的方法为本领域技术人员所公知，在此不再加以赘述。
[0028]在侧壁结构103两侧的半导体衬底100中形成有源/漏区，位于PMOS区的源/漏区中形成有嵌入式锗硅层，位于NMOS区的源/漏区中形成有嵌入式碳硅层，在嵌入式锗硅层的顶部和嵌入式碳硅层的顶部形成有自对准硅化物，为了简化，图示中予以省略。需要说明的是，也可以选择在PMOS区和NMOS区分别形成第一金属栅极结构和第二金属栅极结构之后，再在形成于半导体衬底100上的层间介电层中形成接触孔之后于所述接触孔的底部形成所述自对准硅化物。
[0029]接着，如图1B所示，在半导体衬底100上形成由氢化无定型碳构成的层间介电层105，覆盖伪栅极结构102和侧壁结构103。然后，执行化学机械研磨，直至露出伪栅极结构102的顶部。采用等离子体增强化学气相沉积工艺形成层间介电层105，所述沉积使用的前体为用氩气稀释的乙炔气体。在形成层间介电层105之前，还可以在半导体衬底100上形成接触孔蚀刻停止层104，覆盖伪栅极结构102和侧壁结构103。采用本领域技术人员所熟习的各种适宜的工艺形成接触孔蚀刻停止层104，例如，采用共形沉积工艺形成接触孔蚀刻停止层104，接触孔蚀刻停止层104的材料可选择氮化硅或者具有拉应力的氮化硅。
[0030]接着，如图1C所示，去除位于NMOS区的伪栅极结构102中的牺牲栅电极层102c，得到第一栅沟槽106。作为示例，在半导体衬底100上依次形成不含氮的介电抗反射涂层110和图案化的光刻胶层111，介电抗反射涂层110的材料可以为氮氧化硅，厚度不大于200埃；以光刻胶层111为掩膜，采用传统工艺实施所述去除，例如干法蚀刻或湿法蚀刻，其中，干法蚀刻所使用的蚀刻气体可以为氟基、氯基或溴基气体，湿法蚀刻所使用的腐蚀液可以为四甲基氢氧化铵溶液(TMAH)，在实施所述去除的过程中，位于NMOS区的介电抗反射涂层110也一并被去除；在实施所述去除之后，采用灰化工艺去除光刻胶层111。
[0031]然后，执行湿法清洗过程，以去除第一栅沟槽106内的蚀刻残留物和杂质。所述湿法清洗的清洗液可以为稀释的氢氟酸(DHF)。
[0032]接着，如图1D所示，沉积第一金属栅极材料层107，以完全填充第一栅沟槽106。然后，执行化学机械研磨，直至露出层间介电层105的顶部。在实施所述沉积之前，还包括在第一栅沟槽106的侧壁和底部依次形成第一功函数设定金属层、阻挡层和浸润层的步骤，为了简化，图中未予示出第一功函数设定金属层、阻挡层和浸润层。其中，第一功函数设定金属层包括一层或多层金属或金属化合物，适用于NMOS的金属材料，包括钛、钽、铝、锆、铪及其合金，还包括上述金属元素的碳化物、氮化物等；阻挡层的材料包括氮化钽或氮化钛；浸润层的材料包括钛或钛铝合金；第一金属栅极材料层107的构成材料包括铝。形成以上各层可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如采用原子层沉积工艺或物理气相沉积工艺形成第一功函数设定金属层，采用原子层沉积工艺或物理气相沉积工艺形成阻挡层和浸润层；采用化学气相沉积工艺或物理气相沉积工艺形成第一金属栅极材料层 107。
[0033]接着，如图1E所示，去除位于PMOS区的伪栅极结构102中的牺牲栅电极层102c，得到第二栅沟槽108。采用传统工艺完成所述去除，例如干法蚀刻或湿法蚀刻，其中，干法蚀刻所使用的蚀刻气体可以为氟基、氯基或溴基气体，湿法蚀刻所使用的腐蚀液可以为四甲基氢氧化钱溶液。
[0034]然后，执行另一湿法清洗过程，以去除第二栅沟槽108内的蚀刻残留物和杂质。所述湿法清洗的清洗液可以为稀释的氢氟酸。
[0035]接着，如图1F所示，沉积第二金属栅极材料层109，以完全填充第二栅沟槽108。然后，执行另一化学机械研磨，直至露出层间介电层105的顶部。在实施所述沉积之前，还包括在第二栅沟槽108的侧壁和底部依次形成第二功函数设定金属层、阻挡层和浸润层的步骤，为了简化，图中未予示出第二功函数设定金属层、阻挡层和浸润层。其中，第二功函数设定金属层包括一层或多层金属或金属化合物，在本实施例中，其构成材料为适用于PMOS的金属材料，包括钛、钌、钯、铂、钨及其合金，还包括上述金属元素的碳化物、氮化物等；阻挡层的材料包括氮化钽或氮化钛；浸润层的材料包括钛或钛铝合金；第二金属栅极材料层109的构成材料包括铝。形成以上各层可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如采用原子层沉积工艺或物理气相沉积工艺形成第二功函数设定金属层，采用原子层沉积工艺或物理气相沉积工艺形成阻挡层和浸润层；采用化学气相沉积工艺或物理气相沉积工艺形成第二金属栅极材料层109。
[0036]至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。上述实施例阐释的是先去除位于NMOS区的伪栅极结构102中的牺牲栅电极层102c，之后形成第一金属栅极结构(包括依次层叠的第一功函数设定金属层、阻挡层、浸润层和第一金属栅极材料层107)，再去除位于PMOS区的伪栅极结构102中的牺牲栅电极层102c，之后形成第二金属栅极结构(包括依次层叠的第二功函数设定金属层、阻挡层、浸润层和第二金属栅极材料层109)的实施过程；本领域技术人员可以知晓的是，也可以先去除位于PMOS区的伪栅极结构102中的牺牲栅电极层102c，之后形成第二金属栅极结构(包括依次层叠的第二功函数设定金属层、阻挡层、浸润层和第二金属栅极材料层109)，再去除位于NMOS区的伪栅极结构102中的牺牲栅电极层102c，之后形成第一金属栅极结构(包括依次层叠的第一功函数设定金属层、阻挡层、浸润层和第一金属栅极材料层107)。根据本发明，形成的层间介电层105具有更大的致密度和硬度，实施化学机械研磨时不会出现凹坑缺陷。
[0037]参照图2，其中示出了根据本发明示例性实施例一的方法依次实施的步骤的流程图，用于简要示出制造工艺的流程。
[0038]在步骤201中，提供半导体衬底，在半导体衬底上形成有伪栅极结构；
[0039]在步骤202中，在半导体衬底上形成由氢化无定型碳构成的层间介电层，以填充伪栅极结构之间的间隙；
[0040]在步骤203中，去除伪栅极结构中的牺牲栅电极层，得到栅沟槽；
[0041]在步骤204中，沉积金属栅极材料层，以完全填充栅沟槽。
[0042][示例性实施例二]
[0043]接下来，可以通过后续工艺完成整个半导体器件的制作，包括:在层间介电层105上形成另一层间介电层，覆盖第一金属栅极材料层107和第二金属栅极材料层109的顶部；在所述层间介电层中形成接触孔，露出第一金属栅极材料层107和第二金属栅极材料层109的顶部以及形成于半导体衬底100中的源/漏区的顶部；填充金属(通常为钨)于接触孔中形成连接后续形成的互连金属层与所述自对准硅化物的接触塞；形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于后续实施器件封装时的引线键入口 ο
[0044][示例性实施例三]
[0045]本发明还提供一种电子装置，其包括根据本发明示例性实施例二的方法制造的半导体器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。
[0046]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【主权项】
1.一种半导体器件的制造方法，包括: 提供具有第一晶体管区和第二晶体管区的半导体衬底，在所述半导体衬底上形成有伪栅极结构； 在所述半导体衬底上形成由氢化无定型碳构成的层间介电层，以填充所述伪栅极结构之间的间隙； 去除所述伪栅极结构中的牺牲栅电极层，得到栅沟槽； 沉积金属栅极材料层，以完全填充所述栅沟槽。2.根据权利要求1所述的方法，其特征在于，采用等离子体增强化学气相沉积工艺形成所述层间介电层，所述沉积使用的前体为用氩气稀释的乙炔气体。3.根据权利要求1所述的方法，其特征在于，所述第一晶体管区为PMOS区，所述第二晶体管区为NMOS区，或者，所述第一晶体管区为NMOS区，所述第二晶体管区为PMOS区。4.根据权利要求1所述的方法，其特征在于，在所述半导体衬底上形成层间介电层以填充所述伪栅极结构之间的间隙的步骤包括:先在所述半导体衬底上形成覆盖所述伪栅极结构的所述层间介电层，再执行第一化学机械研磨，直至露出所述伪栅极结构的顶部；沉积所述金属栅极材料层之前，还包括在所述栅沟槽的侧壁和底部依次形成功函数设定金属层、阻挡层和浸润层的步骤；沉积所述金属栅极材料层之后，还包括执行第二化学机械研磨的步骤，直至露出所述层间介电层的顶部。5.根据权利要求1所述的方法，其特征在于，形成所述层间介电层之前，还包括在所述半导体衬底上形成接触孔蚀刻停止层的步骤，所述接触孔蚀刻停止层覆盖所述伪栅极结构。6.根据权利要求5所述的方法，其特征在于，所述接触孔蚀刻停止层的材料为具有拉应力的氮化硅。7.根据权利要求1所述的方法，其特征在于，所述牺牲栅电极层的去除和所述金属栅极材料层的沉积包括以下步骤:先去除位于所述第一晶体管区的牺牲栅电极层，在留下的第一栅沟槽内沉积第一金属栅极材料层；再去除位于所述第二晶体管区的牺牲栅电极层，在留下的第二栅沟槽内沉积第二金属栅极材料层。8.根据权利要求1所述的方法，其特征在于，在所述牺牲栅电极层和所述半导体衬底之间形成有自下而上层叠的界面层、高k介电层和覆盖层，在所述伪栅极结构的两侧形成有侧壁结构，在所述侧壁结构两侧的半导体衬底中形成有源/漏区，在所述源/漏区的顶部形成有自对准娃化物。9.一种采用权利要求1-8之一所述的方法制造的半导体器件。10.一种电子装置，所述电子装置包括权利要求9所述的半导体器件。
【文档编号】H01L21/8238GK105990237SQ201510058666
【公开日】2016年10月5日
【申请日】2015年2月4日
【发明人】肖莉红, 徐建华, 周洁鹏
【申请人】中芯国际集成电路制造(上海)有限公司