半导体器件、FINFET器件及其形成方法与流程

本发明的实施例涉及半导体器件、finfet器件及其形成方法。

背景技术：

半导体集成电路(ic)工业已经经历了指数增长。ic材料和设计中的技术进步已经产生了多代ic，其中，每一代都比上一代具有更小和更复杂的电路。在ic演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。

这种按比例缩小也已经增加了处理和制造ic的复杂性，并且为了实现这些进步，需要ic处理和制造中的类似发展。例如，已经引进代替平面晶体管的诸如鳍式场效应晶体管(finfet)的三维晶体管。虽然现有的finfet器件和形成finfet器件的方法对于它们的预期目的通常已经足够，但是它们不是在所有方面都已完全令人满意。

技术实现要素：

本发明的实施例提供了一种半导体器件，包括：衬底；栅极堆叠件，位于所述衬底上方；以及应变层，位于所述衬底的凹槽中和所述栅极堆叠件旁边，其中，所述凹槽的最大宽度处的深度与所述栅极堆叠件的宽度的比率在0.5至0.7的范围。

本发明的另一实施例提供了一种finfet器件，包括：衬底，具有至少一个鳍；两个栅极堆叠件，横跨所述至少一个鳍；以及应变层，位于所述衬底的凹槽中和所述栅极堆叠件之间，其中，所述栅极堆叠件的宽度与所述凹槽的最大宽度的比率在从0.4至0.6的范围。

本发明的又一实施例提供了一种形成finfet器件的方法，包括：提供衬底，所述衬底上具有形成的栅极堆叠件；实施第一蚀刻步骤以在所述栅极堆叠件旁边的所述衬底中形成凹槽，其中，所述栅极堆叠件的宽度与所述凹槽的深度的比率在从0.4至0.7的范围；实施第二蚀刻步骤以使所述凹槽加深和加宽；以及在所述凹槽中形成应变层。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1a至图1e是根据一些实施例的形成finfet器件的方法的示意性截面图。

图2是根据可选实施例的finfet器件的示意性截面图。

图3是根据一些实施例的形成finfet器件的方法的流程图。

图4是根据又一可选实施例的finfet器件的示意性截面图。

图5至图7是根据一些实施例的半导体器件的示意性截面图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

图1a至图1e是根据一些实施例的形成finfet器件的方法的示意性截面图。

参照图1a，提供了具有一个或多个鳍101的衬底100。在一些实施例中，衬底100包括含硅衬底、绝缘体上硅(soi)衬底或由其它合适的半导体材料形成的衬底。根据设计需求，衬底100可以是p-型衬底或n-型衬底并且其中可以具有掺杂区域。该掺杂区域可以配置为用于n-型finfet器件或p-型finfet器件。在一些实施例中，衬底100具有在其上形成的隔离层。具体地，隔离层覆盖鳍101的下部并且暴露鳍101的上部。在一些实施例中，隔离层是浅沟槽隔离(sti)结构。

在一些实施例中，衬底100具有在其上形成的至少两个栅极堆叠件107。在一些实施例中，栅极堆叠件107在与鳍101的延伸方向不同的方向(例如，垂直于)上延伸。在一些实施例中，每个栅极堆叠件107均包括(从下至上)界面层102、伪栅极104和可选的盖图案106。在一些实施例中，贯穿描述，栅极堆叠件107称为“伪栅极堆叠件”。在一些实施例中，界面层102包括氧化硅、氮氧化硅或它们的组合，伪栅极104包括含硅材料(诸如多晶硅、非晶硅或它们的组合)，并且盖图案106包括sin、sic、sicn、sion、sicon或它们的组合。在一些实施例中，形成栅极堆叠件107的方法包括在衬底100上方形成堆叠层并且用光刻和蚀刻工艺图案化堆叠层。在一些实施例中，栅极堆叠件107具有栅极宽度wg1以及两个邻近的栅极堆叠件107之间的间隔宽度s。

在一些实施例中，衬底100还具有在栅极堆叠件107的侧壁上形成的间隔件108。在一些实施例中，间隔件108具有小于约10或甚至小于约5的介电常数。在一些实施例中，间隔件108包括含氮介电材料、含碳介电材料或两者。在一些实施例中，间隔件108包括sin、sicn、siocn、sior(其中，r是诸如ch3、c2h5或c3h7的烷基)、sic、sioc、sion、它们的组合等。在一些实施例中，形成间隔件108的方法包括在衬底100上形成间隔件材料层，并且通过各向异性蚀刻工艺部分地去除间隔件材料层。

参照图1b，实施第一蚀刻步骤以在栅极堆叠件107之间的衬底100中形成凹槽110。在一些实施例中，第一蚀刻步骤包括实施各向异性蚀刻工艺(诸如干蚀刻工艺)。在一些实施例中，凹槽110形成为u-形轮廓、杯状轮廓或碗状形状。在一些实施例中，凹槽110的至少一个的顶边缘与邻近的间隔件108的侧壁对准。

在一些实施例中，栅极堆叠件107的宽度wg1与凹槽110的深度d0(从衬底100的顶面测量)的比率在从约0.4至0.7的范围。在一些实施例中，例如，wg1与d0的比率可以是但是不限于约0.40、0.45、0.50、0.55、0.60、0.65、0.70，包括任何两个前值之间的任何范围。

参照图1c，实施第二蚀刻步骤以使凹槽110加深和加宽并且因此形成凹槽111。在一些实施例中，第二蚀刻步骤包括实施各向同性蚀刻工艺(诸如干蚀刻工艺)。在一些实施例中，通过使用间隔件108和盖图案106作为自对准掩模，第一蚀刻步骤和第二蚀刻步骤的每个均称为自对准蚀刻工艺。

在一些实施例中，第二蚀刻步骤使凹槽加深至深度d1，并且凹槽110的深度d0与凹槽111的深度d1的比率在从约0.7至0.9的范围(0.7、0.75、0.8、0.85或0.9)，或任何两个前值之间的任何范围。在一些实施例中，第二蚀刻步骤同时扩大或加宽凹槽的中部至宽度wm1。具体地，在第二蚀刻步骤之后，凹槽111形成为具有宽中部轮廓或类金刚石状轮廓。在一些实施例中，凹槽111的中间宽度wm1大于凹槽111的顶部宽度wt1和底部宽度wb1的每个。在一些实施例中，如图1c所示，凹槽111的中间宽度wm1是最宽的，并且顶部宽度wt1大于凹槽111的底部宽度wb1。

在一些实施例中，第二蚀刻步骤使凹槽加深和加宽但没有扩大凹槽的顶部宽度，因此凹槽111的至少一个的顶边缘与邻近的间隔件108的侧壁对准。换句话说，每个凹槽111的顶边缘均未由邻近的间隔件108覆盖。然而，本发明不限于此。

在可选实施例中，如图2所示，第二蚀刻步骤不仅使凹槽加深和加宽，而且扩大了凹槽的顶部宽度，因此在第二蚀刻步骤之后，凹槽111延伸至间隔件108下面。在这种情况下，凹槽111的至少一个的顶边缘由邻近的间隔件108的部分覆盖。

在一些实施例中，凹槽111的至少一个的蚀刻轮廓限定了基本定位在凹槽111的上部侧壁和下部侧壁的相交位置处的尖端t。在一些实施例中，每个凹槽111的尖端t均位于凹槽111的最大宽度的水平处。在一些实施例中，凹槽111的至少一个还限定了接近度p和尖端深度(或称为“尖端高度”)dm。接近度p限定了从尖端t至邻近的栅极堆叠件107的侧壁的距离。在一些实施例中，接近度p在从约0至7nm的范围。在一些实施例中，对于n-型finfet器件，接近度p为约零或大于零并且小于或等于7nm。在可选实施例中，对于p-型finfet器件，接近度p为约零或大于零并且小于或等于4nm。在一些实施例中，凹槽111的最大宽度或中部宽度wm1不多于栅极结构107的间隔宽度s。从另一方面看，每个凹槽111的尖端t延伸至邻近的间隔件108下面，而没有延伸至邻近的栅极间隔件107下面。

在一些实施例中，凹槽111的最大宽度处的深度dm与凹槽111的总深度d1的比率在从约1/4至1/3的范围。在一些实施例中，例如，dm与d1的比率可以是但是不限于约0.25、0.27、0.29、0.31、0.33，包括任何两个前值之间的任何范围。

在一些实施例中，凹槽111的最大宽度处的深度dm与栅极堆叠件107的wg1的比率在从约0.5至0.7的范围。在一些实施例中，例如，dm与wg1的比率可以是但是不限于约0.50、0.55、0.60、0.65、0.70，包括任何两个前值之间的任何范围。

在一些实施例中，栅极堆叠件107的wg1与凹槽111的最大宽度或中间宽度wm1的比率在从约0.4至0.6的范围。在一些实施例中，例如，wg1与wm1的比率可以是但是不限于约0.40、0.45、0.50、0.55、0.60，包括任何两个前值之间的任何范围。

在一些实施例中，在衬底100的顶面和邻近的凹槽111的上部侧壁之间形成的夹角α基本等于或大于约50度并且小于90度。在一些实施例中，凹槽11的上部侧壁略弯曲，并且夹角α是凹槽开口处衬底100的顶面和邻近的凹槽111的上部侧壁的切线之间的角。例如，夹角α可以是，例如，但不限于，约50、55、60、65、70、75、80、85，包括任何两个前值之间的任何范围。

参照图1d，在凹槽111中形成应变层112。在一些实施例中，在每个栅极堆叠件107旁边形成两个应变层112，并且应变层112的一个位于邻近的栅极堆叠件107之间。在一些实施例中，对于p-型finfet器件，应变层112包括硅锗(sige)。在可选实施例中，对于n-型finfet器件，应变层112包括硅碳(sic)、硅磷(sip)、sicp或sic/sip多层结构。在一些实施例中，应变层112可以根据需求可选地注入p-型掺杂剂或n-型掺杂剂。在一些实施例中，形成应变层112的方法包括从凹槽111生长外延层。具体地，应变层112在凹槽111内形成并且沿着相应的间隔件108的侧壁向上延伸。在一些实施例中，应变层112的顶面位于衬底100的顶面之上。在可选实施例中，应变层112的顶面与衬底100的顶面基本共面。在一些实施例中，应变层112可以称为“源极/漏极区域”。

在一些实施例中，相同侧处的邻近的应变层112彼此分隔开。在可选实施例中，相同侧处的邻近的应变层112彼此连接。在一些实施例中，在应变层112的形成之后，通过硅化应变层112的顶部形成硅化物层。

在一些实施例中，应变层112具有与凹槽111类似的形状/轮廓。在一些实施例中，应变层112具有宽中部轮廓或类金刚石轮廓。在一些实施例中，如图1d所示，应变层112的顶部宽度、中部宽度和底部宽度基本等于凹槽111的顶部宽度、中部宽度和底部宽度。在可选实施例中，应变层112的顶部宽度、中部宽度和底部宽度略大于凹槽111的顶部宽度、中部宽度和底部宽度。

应该注意，在一些实施例中，当栅极宽度(例如，wg1)与初始凹槽深度(例如，d0)的比率和/或初始凹槽深度(例如，d0)与最终凹槽深度(例如，d1)的比率落入以上范围内时，良好地控制了至少一个凹槽111的轮廓。

应该注意，在一些实施例中，当凹槽的尖端深度(例如，dm)与栅极宽度(例如，wg1)的比率、栅极宽度(例如，wg1)与凹槽的最大宽度(例如，wm1)的比率、凹槽的尖端深度(例如，dm)与总深度(例如，d1)的比率和/或凹槽侧壁和衬底表面之间的夹角(例如，α)落入之上的范围内时，良好地限定了至少一个凹槽111的轮廓。通过将以上的比率和/或夹角控制和调整在本发明的范围内，良好地限定了凹槽111的轮廓，随后形成的应变层112适用于给予沟道区域更多的应力，并且相应的提高了器件的电性能。

具体地，当dm与wg1、wg1与wm1和dm与d1的比率以及夹角α超越上限时，饱和电流太低。当dm与wg1、wg1与wm1和dm与d1的比率以及夹角α低于下限时，因为在凹槽形成步骤期间可能损坏伪栅极，因此可能较易发生泄漏电流。

参照图1e，在栅极堆叠件107旁边以及应变层112上方形成介电层113。在一些实施例中，介电层113包括诸如氮化硅的氮化物、诸如氧化硅的氧化物、磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂的磷硅酸盐玻璃(bpsg)、它们的组合等。在一些实施例中，介电层113的顶面与栅极堆叠件107的顶面基本齐平。可以通过合适的制造技术(诸如旋涂、cvd、可流动cvd、pecvd、ald、组合等)填充介电层113直至它的顶面高于盖图案106的顶面。之后实施诸如cmp的平坦化步骤以去除过量的介电层。在一些实施例中，在形成应变层的步骤之后以及在形成介电层113的步骤之前，形成接触蚀刻停止层(cesl)，并且cesl包括sin、sic等。

之后，用栅极堆叠件117替换伪栅极堆叠件107。在一些实施例中，贯穿描述，栅极堆叠件117称为“金属栅极堆叠件”。在一些实施例中，去除伪栅极堆叠件107以在介电层113中形成栅极沟槽，并且之后在栅极沟槽中形成栅极堆叠件117。在一些实施例中，形成栅极堆叠件117的方法包括用cvd、pvd、镀或合适的工艺形成堆叠层，并且之后实施cmp工艺以去除栅极沟槽外侧的堆叠层。在一些实施例中，介电层113的顶面与栅极堆叠件117的顶面基本齐平。在一些实施例中，栅极堆叠件117的形状、轮廓和宽度与伪栅极堆叠件107的形状、轮廓和宽度基本类似。

在一些实施例中，每个栅极堆叠件117均包括栅极介电层114和栅极116(或称为“置换栅极”)。在一些实施例中，栅极堆叠件117在与鳍101的延伸方向不同的方向(例如，垂直于)上延伸。在一些实施例中，如图1e所示，每个栅极介电层114均围绕相应的栅极116的侧壁和底面并且位于每个鳍101的顶面和侧壁上。在一些实施例中，在鳍101和栅极介电层114之间形成氧化硅层。

在一些实施例中，每个栅极介电层114均包括介电常数大于约10的高k材料。在一些实施例中，高k材料包括金属氧化物(诸如zro2、gd2o3、hfo2、batio3、al2o3、lao2、tio2、ta2o5、y2o3、sto、bto、bazro、hfzro、hflao、hftao、hftio、它们的组合或合适的材料)。在可选实施例中，每个栅极介电层114可以可选地包括硅酸盐(诸如hfsio、lasio、alsio、它们的组合或合适的材料)。

在一些实施例中，每个栅极116包括适用于形成金属栅极或它们的部分的金属材料。在一些实施例中，每个栅极116均包括功函金属层和位于功函金属层上的填充金属层。功函金属层是n-型功函金属层或p-型功函金属层。在一些实施例中，n-型功函金属层包括tial、tialn或tacn、导电金属氧化物和/或合适的材料。在可选实施例中，p-型功函金属层包括tin、wn、tan、导电金属氧化物和/或合适的材料。填充金属层包括铜、铝、钨或合适的材料。在一些实施例中，每个栅极116均可以进一步包括衬垫层、界面层、晶种层、粘合层、阻挡层、它们的组合等。因此完成了本发明的finfet器件10。

上述提及的图1a至图1e中的工艺步骤可以参照图3的流程图简要说明。

在步骤200中，如图1a所示，提供具有在其上形成的栅极堆叠件107的衬底100。在步骤202中，如图1b所示，实施第一蚀刻步骤以在栅极堆叠件107旁边的衬底100中形成凹槽110。在一些实施例中，第一蚀刻步骤包括实施各向异性蚀刻工艺。在一些实施例中，栅极堆叠件107的宽度wg1与凹槽110的深度d0的比率在从约0.4至0.7的范围。在步骤204中，如图1c所示，实施第二蚀刻步骤以使凹槽110加深和加宽以形成凹槽111.在一些实施例中，第二蚀刻步骤包括实施各向同性蚀刻工艺。在步骤206中，如图1d所示，在凹槽111中形成应变层112。在步骤208中，如图1e所示，用金属栅极堆叠件117替换栅极堆叠件107。因此用描述的工艺步骤完成了本发明的finfet器件。然而，在用于制造finfet器件的之上的步骤中，不限于增加一个或多个额外的步骤。

在上述实施例中，凹槽111(或应变层112)形成为具有宽中部轮廓，其中，凹槽111(或应变层112)的顶部宽度小于中部宽度，并且因此，每个凹槽111(或应变层112)的上部侧壁和衬底100的表面之间的夹角α在基本等于50度和小于90度的范围内。然而，本发明不限于此。在可选实施例中，如图4所示，凹槽111(或应变层112)形成为具有桶状轮廓，其中，凹槽111(或应变层112)的顶部宽度基本等于中部宽度，并且因此，每个凹槽111(或应变层112)的上部侧壁和衬底100的表面之间的夹角α为约90度。

以下将参照图1e、图2和图4描述本发明的finfet器件的结构。在一些实施例中，本发明的finfet器件10/20/30包括具有至少一个鳍101的衬底100、横跨至少一个鳍101的两个栅极堆叠件117以及衬底100的凹槽111中和栅极堆叠件117之间的应变层112。

在一些实施例中，凹槽111的最大宽度处的深度dm与栅极堆叠件117的宽度wg1的比率在从约0.5至0.7的范围。在一些实施例中，栅极堆叠件117的宽度wg1与凹槽111的最大宽度wm1的比率在从约0.4至0.6的范围。在一些实施例中，凹槽111的最大宽度处的深度dm与凹槽111的总深度d1的比率在从约1/4至1/3的范围。

在一些实施例中，应变层112具有宽中部轮廓或桶状轮廓。在一些实施例中，凹槽111的上部侧壁和衬底100的表面之间的夹角α在从约50度至90度。在一些实施例中，如图1e和图2所示，凹槽111的顶部宽度小于中部宽度。在可选实施例中，如图4所示，凹槽111的顶部宽度基本等于中部宽度。

在一些实施例中，本发明的finfet器件10/20/30还包括位于栅极堆叠件117的侧壁上的间隔件108。在一些实施例中，如图1e所示，凹槽111的顶边缘与间隔件108的侧壁对准。在可选实施例中，如图2和图4所示，凹槽111的顶边缘由间隔件108覆盖。此外，凹槽111的最大宽度mw1不多于栅极堆叠件117之间的距离(间隔宽度s)。

为了说明的目的，提供上述实施例，其中栅极介电层、栅极、间隔件、应变层和介电层的每个均是单层，并且不被解释为限制本发明。在一些实施例中，根据需求，这些描述的元件的至少一个可以是多层结构。

在上述实施例中，将本发明的方法施加至finfet器件工艺，但本发明不限于此。在可选实施例中，本发明的方法可以施加至平面器件工艺。

图5至图7是根据可选实施例的半导体器件的截面图。

如图5至图7所示，半导体器件40/50/60包括平面衬底300、栅极堆叠件305、间隔件308和应变层312。在一些实施例中，每个栅极堆叠件305均包括位于平面衬底300上的栅极介电层302以及位于栅极介电层302上的栅极304。在一些实施例中，栅极介电层302包括氧化硅、高k材料或它们的组合。栅极304包括含硅材料、含金属材料或它们的组合。在栅极堆叠件305的侧壁上形成间隔件308。

栅极堆叠件305、间隔件308和应变层312与栅极堆叠件107、间隔件108和应变层112类似，并且不在此处重复细节。具体地，图5、图6、图7的结构与图1e、图2和图4的结构类似，并且它们之间的不同在于在没有鳍的平面衬底上形成前期结构，而在具有鳍的衬底上形成后期结构。因此，图1e、图2和图4的元件之间的比率、形状和关系适用于图5、图6和图7的结构。

在上述实施例中，实施“后栅极”工艺以形成finfet器件。然而，如此处描述的，可以通过使用类似的工艺施加诸如“前栅极”工艺的另一工艺。此处公开的方法可以较易地与cmos工艺流程结合并且不需要额外的复杂的步骤来获得期望的结果。应该明白，此处公开的实施例提供了不同的优势，并且没有特定的优势对于所有实施例都是必要的。

鉴于上述，在一些实施例中，通过将凹槽的尖端深度(例如，dm)与栅极宽度(例如，wg1)的比率、栅极宽度(例如，wg1)与凹槽的最大宽度(例如，wm1)的比率、凹槽的尖端深度(例如，dm)与总深度(例如，d1)的比率和/或凹槽侧壁和衬底表面之间的夹角(例如，α)控制和调整在本发明的特定范围内，良好地限定了凹槽以及应变层的轮廓。因此，应变层适用于给予沟道区域更多的应力，并且相应的提高了器件的电性能。

根据本发明的一些实施例，finfet器件包括衬底、位于衬底上方的栅极堆叠件以及位于衬底的凹槽中和栅极堆叠件旁边的应变层。此外，凹槽的最大宽度处的深度与栅极堆叠件的宽度的比率在从约0.5至0.7的范围。

在上述finfet器件中，其中，所述凹槽的上部侧壁和所述衬底的表面之间的夹角为50度至90度。

在上述finfet器件中，其中，所述凹槽的顶部宽度小于所述凹槽的中部宽度。

在上述finfet器件中，其中，所述凹槽的顶部宽度等于所述凹槽的中部宽度。

在上述finfet器件中，还包括位于所述栅极堆叠件的侧壁上的间隔件，其中，所述凹槽的顶边缘由所述间隔件覆盖。

在上述finfet器件中，其中，所述衬底是具有在第一方向上延伸的至少一个鳍的衬底，并且所述栅极堆叠件在与所述第一方向不同的第二方向上延伸并且横跨所述至少一个鳍。

在上述finfet器件中，其中，所述衬底是平面衬底。

根据本发明的可选实施例，finfet器件包括具有至少一个鳍的衬底、横跨至少一个鳍的两个栅极堆叠件以及位于衬底的凹槽中和栅极堆叠件之间的应变层。此外，栅极堆叠件的宽度与凹槽的最大宽度的比率在从约0.4至0.6的范围。

在上述finfet器件中，其中，在所述凹槽的上部侧壁和所述衬底的表面之间形成的夹角为50度至90度。

在上述finfet器件中，其中，所述凹槽的所述最大宽度处的深度与所述栅极堆叠件的所述宽度的比率在0.5至0.7的范围。

在上述finfet器件中，其中，所述凹槽的所述最大宽度处的深度与所述凹槽的总深度的比率在从1/4至1/3的范围。

在上述finfet器件中，其中，所述凹槽的中部宽度大于所述凹槽的顶部宽度和底部宽度的每个。

在上述finfet器件中，其中，所述凹槽的顶部宽度等于所述凹槽的中部宽度。

在上述finfet器件中，还包括位于所述栅极堆叠件的侧壁上的间隔件，其中，所述凹槽的顶边缘由所述间隔件覆盖。

在上述finfet器件中，其中，所述凹槽的所述最大宽度不多于所述栅极堆叠件之间的距离。

根据本发明的又一可选实施例，形成finfet器件的方法包括以下步骤。提供具有在其上形成的栅极堆叠件的衬底。实施第一蚀刻步骤以在栅极堆叠件旁边的衬底中形成凹槽，其中，栅极堆叠件的宽度与凹槽的深度的比率在从约0.4至0.7的范围。实施第二蚀刻步骤以使凹槽加深和加宽。在凹槽中形成应变层。

在上述方法中，其中，所述第一蚀刻步骤包括各向异性蚀刻工艺。

在上述方法中，其中，所述第二蚀刻步骤包括各向同性蚀刻工艺。

在上述方法中，其中，在所述第二蚀刻步骤之后，所述凹槽具有宽中部轮廓。

在上述方法中，其中，在所述第二蚀刻步骤之后，所述凹槽延伸至所述间隔件下面。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。