半导体器件的制作方法
【专利说明】
[0001] 相关申请的交叉引用
[0002] 本申请要求2014年6月23日向韩国知识产权局提交的韩国专利申请第 10-2014-0076439号的优先权，其全部内容通过引用并入本文中。
技术领域
[0003] 各个实施例总体上涉及半导体器件。更具体地，各个实施例涉及能够储存数据的 半导体器件。
【背景技术】
[0004] 在快闪存储器件中，存储器单元的阈值电压基于储存的数据而改变。当一个比特 数据储存在单位存储器单元中时，存储器单元的阈值电压分布成擦除电平和编程电平。当 两个比特数据储存在单位存储器单元中时，存储器单元的阈值电压分布成擦除电平和三个 不同的编程电平。当三个比特数据储存在单位存储器单元中时，存储器单元的阈值电压分 布成擦除电平和七个不同的编程电平。
[0005] 为了将数据储存在存储器单元中，通过增量步进脉冲编程（ISPP)方法对包括编 程操作和编程验证操作的编程循环进行重复。在每个编程循环增加编程电压，直至数据正 常储存在存储器单元中。
[0006] 当储存在单位存储器单元中的数据的比特数量增加时，需要用于储存数据的有效 方法。
【发明内容】
[0007] 在一个实施例中，提供了一种半导体器件。所述半导体器件可以包括：存储块，其 包括多个存储器单元；以及运算电路，其配置成基于储存在所述存储器单元中的数据来执 行第一编程循环、第二编程循环以及第三编程循环。所述第一编程循环可以将所述存储器 单元的阈值电压分布成四个电平。所述第二编程循环可以将所述存储器单元的阈值电压分 布成七个电平。所述第三编程循环可以将所述存储器单元的阈值电压分布成八个电平。
[0008] 在一个实施例中，一种半导体器件可以包括具有多个存储器单元的存储块。所述 半导体器件还可以包括运算电路，其配置为基于储存在所述存储器单元中的数据来执行第 一编程循环、第二编程循环以及第三编程循环。所述第一编程循环可以将所述存储器单元 的阈值电压分布成第一多个电平。所述第二编程循环可以将所述存储器单元的阈值电压分 布成第二多个电平。所述第三编程循环可以将所述存储器单元的阈值电压分布成第三多个 电平。
[0009] 在一个实施例中，一种存储系统包括：存储器控制器，其包括中央处理单元且配置 成接收和传送命令到非易失性存储器件。所述非易失性存储器件可以包括：包括多个存储 器单元的存储块。所述半导体器件还可以包括运算电路，其配置成接收所述命令并且基于 储存在所述存储器单元中的数据来执行第一编程循环、第二编程循环以及第三编程循环。 所述第一编程循环可以将所述存储器单元的阈值电压分布成第一多个电平。所述第二编程 循环可以将所述存储器单元的阈值电压分布成第二多个电平。所述第三编程循环可以将所 述存储器单元的阈值电压分布成第三多个电平。
【附图说明】
[0010] 图1是说明根据实施例的实例的半导体器件的代表的框图。
[0011] 图2是说明图1所示的存储块的代表的电路图。
[0012] 图3A到图3D是说明根据实施例的实例的操作半导体器件的方法中的电压分布的 代表的图。
[0013] 图4是说明根据实施例的实例的存储系统的代表的框图。
[0014] 图5是说明根据实施例的实例的融合存储器件（fusion memory device)的代表 或执行编程操作的融合存储系统（fusion memory system)的代表的框图。
[0015] 图6是说明根据实施例的实例的包含快闪存储器件的计算系统的代表的框图。
【具体实施方式】
[0016] 在下文中将参考附图更详细地描述实施例，在附图中示出了实施例的各个实例。 然而，这些实施例可以采用不同形式来实施，而应不解释为局限于本文所列的实施例。
[0017] 各种实施例可以针对能够减小芯片尺寸和有效地储存数据的半导体器件。
[0018] 根据各种实施例的半导体器件，芯片的尺寸可以减小，并且储存数据的可靠性和 效率可以得到改进。
[0019] 图1是说明根据实施例的实例的半导体器件的代表的框图。
[0020] 参考图1，半导体器件可以包括存储器阵列110和运算电路120到170。存储器阵 列110可以包括多个存储块110MB。每个存储块110MB的结构将参照图2进行说明。
[0021] 图2是说明图1所示的存储块的电路图的代表。
[0022] 参考图2,每个存储块可以包括连接在多个位线BLe和BLo与公共源极线SL之间 的多个存储串ST。每个存储串ST可以连接到所述位线BLe和BLo的对应位线。存储串ST 可以共同连接到公共源极线SL。每个存储串ST可以包括源极选择晶体管SST、单元串和漏 极选择晶体管DST。源极选择晶体管SST可以连接到公共源极线SL。多个存储器单元COO 至CnO可以串联连接以形成单元串。漏极选择晶体管DST可以连接到位线BLe。单元串中 包括的存储器单元COO至CnO可以在选择晶体管SST和DST之间串联连接。源极选择晶体 管SST的栅极可以连接到源极选择线SSL。存储器单元COO至CnO的栅极可分别连接到多 个字线WLO到WLn。漏极选择晶体管DST的栅极可以连接到漏极选择线DSL。
[0023] 漏极选择晶体管的DST可以控制单元串和位线之间的连接或断开。源极选择晶体 管SST可以控制单元串和公共源极线SL之间的连接或断开。
[0024] 例如，在NAND快闪存储器件中，存储单元块中的存储器单元可以分成物理页单元 或逻辑页单元。例如，连接到一个字线（例如，WL0)的存储器单元COO至COk构成一个物 理页PAGE。另外，连接到一个字线（例如，WL0)的偶数编号的存储器单元C00、C02、C04和 COk-I可以构成偶数页，并且奇数编号的存储器单元C01、C03、C05和COk可以构成奇数页。 所述页（或者偶数页和奇数页）可以是编程操作或读取操作的基本单元。
[0025] 再次参照图1和图2,运算电路120到170可以被配置为执行连接到所选择的字线 (例如，WL0)的存储器单元COO至COk的编程循环、擦除循环以及读取操作。编程循环可以 包括编程操作和验证操作。擦除循环可以包括擦除操作和验证操作。
[0026] 运算电路120到170可以利用增量步进脉冲编程（ISPP)方法来执行编程循环。 运算电路120至170可以重复编程操作和验证操作，直到连接到所选择的字线（例如，WL0) 的所有的存储器单元COO至COk的阈值电压都达到参考电平。运算电路120至170可以对 用于储存数据的编程操作以及用于验证所储存的数据的验证操作进行重复，直到来自外部 的输入数据被储存到所选择的字线（例如，WL0)的存储器单元COO到COk中。
[0027] 运算电路120至170可以在每个重复编程操作中将施加到所选择的字线的编程电 压Vpgm增加预定的步进电压。当执行编程操作时，运算电路120至170可以施加编程电压 Vpgm到所选择的字线WLO，所述编程电压Vpgm具有比先前的编程操作的编程电压的电压电 平大步进电压的电压电平。
[0028] 为了执行编程循环、擦除循环和读取操作，运算电路120到170配置为选择性地输 出操作电压Verase、Vpgm、Vread、Vverify、Vpass、Vdsl、Vssl和Vsl到所选择的存储块的 局部线SSL、WLO到WLn、DSL，以及公共源极线SL，以及配置为控制位线BLe和BLo的预充 电/放电，或配置为感测所述位线BLe和BLo的电流流动。例如，擦除电压Verase可以在 擦除操作期间施加到衬底或体（未示出），其中存储器单元形成于衬底或体上。编程电压 Vpgm可以在编程操作期间施加到所选择的字线。读取电压Vread可以在读取操作期间施加 到所选择的字线。验证电压Vverify可以在验证操作期间施加到所选择的字线。通过电压 Vpass可以在编程操作、读取操作或验证操作期间从所选择的字线施加到未选择的字线。漏 极选择电压Vdsl可以施加到漏极选择线DSL。源极选择电压Vssl可以施加到源极选择线。 源极电压Vsl可以施加到公共源极线SL。
[0029] 例如，在NAND快闪存储器件中，运算电路可以包括控制电路120、电压供给电路 130以及读取/写入电路组140。NAND快闪存储器件的运算电路可以包括列选择电路150、 输入/输出电路160和通过/失败检查电路170。上述组件将在下面描述。
[0030] 控制电路120可以响应于经由输入/输出电路160从半导体器件外部接收的命令 信号CMD来输出电压控制信号CMDv。电压控制信号CMDv可以用于控制电压供给电路130 以产生处于所期望的电平的操作电压Verase、Vpgm、Vread、Vverify、Vpass、Vdsl、Vssl和 Vsl。处于所期望的电平的操作电压 Verase、Vpgm、Vread、Vverify、Vpass、Vdsl、Vssl 和 Vsl可以用来执行编程循环、擦除循环和读取操作。控制电路120可以输出控制信号CMDpb。 控制信号CMDpb可以用来控制读取/写入电路组140的读取/写入电路（或页缓冲器PB) 以执行编程循环、擦除循环和读取操作。控制电路120可以接收地址信号ADD以产生列地 址信号CADD和行地址信号RADD并且输出列地址信号CADD和行地址信号RADD。
[0031] 响应于从控制电路120接收到的电压控制信号CMDv，电压供给电路130可以产 生用于存储器单元的