电阻式存储器及其控制方法与存储单元的制作方法
【技术领域】
[0001]本发明是有关于一种电阻式存储器，特别是有关于一种在重置及读取期间，保持位线的电平的电阻式存储器。
【背景技术】
[0002]随着科技的进步，并且在可携式及省电的趋势下，电子产品对于数据的存储需求大幅增加。一般而言，存储器分为易失性存储器与非易失性存储器。传统的易失性存储器包括，动态随机存取存储器以及静态随机存取存储器。非易失性存储器包括，只读存储器(ROM)、可编程式只读存储器、可擦可编程式只读存储器(EPR0M)、可电擦可编程式只读存储器以及快闪存储器。
[0003]目前新型易失性存储器包括，铁电存储器、相变化存储器、磁性存储器及电阻式存储器。由于电阻式存储器具有结构简单、成本低、速度快与低功耗等优点，故大幅被使用。
【发明内容】
[0004]本发明的目的在于提供一种电阻式存储器及其控制方法与存储单元，以进一步提高现有电阻式存储器的动作切换速度。
[0005]本发明提供一种电阻式存储器，包括一第一解码单元、一第二解码单元、一控制检测单元以及多个存储单元。第一解码单元通过至少一字线，传送至少一字信号。第二解码单元通过至少一位线，传送至少一位信号。控制检测单元通过至少一源极线，传送至少一源极信号。每一存储单元包括一晶体管以及一可变电阻。可变电阻耦接于晶体管的一第一端与位线之间。晶体管的一第二端耦接源极线。在一设定期间，控制检测单元令源极信号为一固定电平，第二解码单元令位信号不为固定电平。在一重置期间，控制检测单元令源极信号不为固定电平，第二解码单元令位信号为固定电平。在一读取期间，控制检测单元令源极信号不为固定电平，第二解码单元令位信号为固定电平。
[0006]本发明另提供一种控制方法，适用于一电阻式存储器。电阻式存储器具有一晶体管以及一可变电阻。可变电阻耦接于晶体管的一第一端与一位线之间。本发明的控制方法包括，执行一设定动作，设定动作是令位线的电平不为一固定电平，以及令晶体管的一第二端为固定电平；执行一重置动作，重置动作是令位线的电平为固定电平，以及令晶体管的第二端不为固定电平；执行一读取动作，读取动作是令位线的电平为固定电平，以及令晶体管的第二端不为固定电平。
[0007]本发明还提供一种电阻式存储单元，包括一晶体管以及一可变电阻。晶体管具有一第一端以及一第二端。可变电阻稱接于一位线与第一端之间。在一设定期间，第二端接收一固定电平，位线不接收固定电平。在一重置期间，第二端不接收固定电平，位线接收固定电平。在一读取期间，第二端不接收固定电平，位线接收固定电平。
[0008]本发明在重置及读取期间保持位线的电平，不需切换位线的电平，因而减少了切换时间。
[0009]为让本发明的特征和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下:
【附图说明】
[0010]图1为本发明的电阻式存储器的示意图；
[0011]图2为本发明的存储单元的示意图；
[0012]图3A?3D为本发明控制方法的可能实施例。
[0013]符号说明:
[0014]100:电阻式存储器；
[0015]110、120:解码单元；
[0016]130:控制检测单元；
[0017]140:存储单元阵列；
[0018]字线；
[0019]ΒΙ^?Β?Μ:位线；
[0020]SLi ?SLm:源极线；
[0021]Mn?Mmn:存储单元；
[0022]210:晶体管；
[0023]220:可变电阻；
[0024]VG:栅信号；
[0025]V:位信号；
[0026]VSL:源极信号；
[0027]S310:设定动作；
[0028]S320:重置动作；
[0029]S330、S370:读取动作；
[0030]S340:再重置动作；
[0031]S360:再设定动作；
[0032]S380:形成动作；
[0033]S390:初始化动作；
[0034]S311、S312、S321、S322、S331 ?S334、S341、S342、S361、S362、S371 ?S373、S381、S382、S391、S392:步骤。
【具体实施方式】
[0035]图1为本发明的电阻式存储器的示意图。如图所示，电阻式存储器100包括解码单元110、120、一控制检测单元130以及一存储单元阵列140。解码单元110对一第一地址信号(未显示)进行解码，并根据解码结果产生多个字信号，再通过字线WQ?WLn传送字信号予存储单元阵列140。
[0036]解码单元120对一第二地址信号(未显示)进行解码，并根据解码结果产生多个位信号，再通过位线?BLM传送位信号予存储单元阵列140。本发明不限定解码单元110与120的内部架构。只要能够提供适当的电平予字线WL:?WLn与位线BL:?BLm的电路，均可作为解码单元110与120。
[0037]控制检测单元130通过源极线SQ?SLm传送源极信号，用以写入数据至存储单元阵列140。在本实施例中，控制检测单元130检测流经源极线SQ?SLm的电流，并根据检测结果得知并输出存储单元阵列140所存储的数据。本发明并不限定控制检测单元130的电路架构。任何只要能够提供适当的电平予源极线SU?SLm，并可检测源极线SQ?SLm的电流大小的电路架构，均可作为控制检测单元130。
[0038]另一实施例中，控制检测单元130包括一电压产生电路及一检测电路(均未显示)。电压产生电路用以控制源极线SLi?SLM电平。检测电路用以检测存储单元阵列140所存储数据。
[0039]存储单元阵列140包括存储单元Mn?Mmn。每一存储单元耦接相对应的字线、位线以及源极线。借由控制字线、位线以及源极线的电平，便可调整控制存储单元的阻抗。不同阻抗代表不同的数据。举例而言，当存储单元具有高阻抗，表示存储数据0 ;当存储单元具有低阻抗，表示存储数据1。由于存储单元Mn?Mmn内部架构均相同，故以下仅以存储单元Mn为例。
[0040]请参考图2，存储单元Μη包括一晶体管210以及一可变电阻220。晶体管210的控制端耦接字线WQ，用以接收一栅信号\。可变电阻220耦接于位线与晶体管210的第一端之间，用以接收一位信号晶体管210的第二端耦接源极线SQ，用以接收一源极信号1。
[0041]在本实施例中，解码单元110、120与控制检测单元130先对存储单元Μη进行一设定动作。在一设定期间，控制检测单元130令源极信号为一固定电平，解码单元120令位信号不为固定电平。位信号V&的电平为任何适当的电平。在一可能实施例中，固定电平为一接地电平。此时，可变电阻220具有低阻抗。
[0042]接着，解码单元110、120与控制检测单元130对存储单元Mn进行一重置动作。在一重置期间，控制检测单元130令源极信号不为固定电平，解码单元120令位信号V为固定电平。此时，可变电阻220具有高阻抗。源极信号电平可为任何适当的电平。
[0043]接着，解码单元110、120与控制检测单元130对存储单元Mn进行一读取动作。在一读取期间，控制检测单元130令源极信号不为固定电平，解码单元120令位信号V为固定电平。位信号的电平系为任何适当的电平。举例而言，在读取期间的源极信号的电平可能等于、大于或小于在重置期间源极信号的电平。
[0044]接着，解码单元110、120与控制检测单元130对存储单