存储器装置的控制方法、存储器装置和存储器系统的制作方法
【技术领域】
[0001]本发明涉及存储器装置的接口协议，特别涉及一种存储器装置的异步操作方法及其相关的存储器装置与存储器系统。
【背景技术】
[0002]现行的高性能存储器集成电路(integrated circuit，IC)，都以同步(synchronous)操作来达到高数据存取频率的目的，其使用方法为在其寻址到数据存取之间有一约定时钟(clock)数目的延迟时间(latency)，使得存储器不必等待数据存取动作完成，即可在延迟时间内允许后续地址的连续寻址，并且以此提高数据存取的频率。而异步(asynchronous)存储器则是单纯以寻址到完成所寻址的地址的数据存取，来规范存储器的数据存取操作，其下一地址的寻址必须等待数据存取完成之后，故无法达到高数据存取频率的目的。然而，现行标准的高性能存储器，其外围电路更加复杂庞大，造成负面影响，除了大幅增加存储器晶粒的面积成本外，也不利于存储器功耗的表现。
[0003]因此，需要一种创新的存储器架构与传输接口协议，由存储器及系统端来整体考虑其带宽、功耗的优化，进而降低存储器系统的整体成本。
【发明内容】
[0004]因此，本发明的目的之一在于公开一种异步于系统时钟的存储器装置控制方法及其相关的存储器装置与存储器系统，来解决上述问题。
[0005]本发明的另一目的在于公开一种异步内存传输接口协议，用以极简化存储器系统的复杂性。
[0006]本发明的一实施例公开了一种存储器装置的控制方法。所述存储器装置的控制方法包含下列步骤:依据一地址信息与一存取信号以通过异步于系统时钟的方式对所述存储器装置执行一数据存取；当所述存取信号指示一读取操作时，依据一欲读取数据自所述存储器装置内部读取出来所经过的一存储器内部读取时间来产生一数据追随信号；以及将所述数据追随信号伴随所述欲读取数据输出到所述存储器装置外部的一存储器控制单元，以作为所述存储器控制单元用来擷取所述欲读取数据的一参考信号。
[0007]在一【具体实施方式】中，当欲传递的数据经由所述数据传输路径在所述存储器控制单元与所述存储器装置之间进行传递时，所述存储器控制单元与所述存储器装置两者之中的一个会产生相对应的数据追随信号，以供所述存储器控制单元与所述存储器装置两者之中的另一个依据所产生的数据追随信号来擷取所述欲传递的数据。
[0008]本发明的另一实施例公开了一种存储器装置。所述存储器装置包含一存储器单元阵列以及一控制电路。所述控制电路耦接到所述存储器单元阵列与所述存储器装置外部的一存储器控制单元之间。所述控制电路用以依据一地址信息与一存取信号以通过异步于系统时钟的方式对所述存储器单元阵列执行一数据存取。当所述存取信号指示一读取操作时，所述控制电路还依据一欲读取数据自所述存储器单元阵列读取出来所经过的一存储器内部读取时间来产生一数据追随信号，以及将所述数据追随信号伴随所述欲读取数据输出到所述存储器控制单元，以作为所述存储器控制单元用来擷取所述欲读取数据的一参考信号。
[0009]在一【具体实施方式】中，所述控制电路会同时输出所述数据追随信号与所述欲读取数据。在另一【具体实施方式】中，所述存储器控制单元会依据所述参考信号来擷取所述存储器装置的所述欲读取数据。
[0010]本发明的另一实施例公开了一种存储器系统。所述存储器系统包含一存储器控制单元以及一存储器晶粒。所述存储器控制单元外接于所述存储器晶粒，用以产生一地址信息与一存取信号。所述存储器晶粒依据所述地址信息与所述存取信号以通过异步于系统时钟的方式执行一数据存取。当所述存取信号指示一读取操作时，所述存储器晶粒会依据一欲读取数据自所述存储器晶粒内部读取出来所经过的一存储器内部读取时间来产生一数据追随信号，以及将所述数据追随信号伴随所述欲读取数据输出到所述存储器控制单元，以作为所述存储器控制单元用来擷取所述欲读取数据的一参考信号。
[0011]在一【具体实施方式】中，在对所述存储器晶粒执行数据存取时，所述存储器控制单元与存储器晶粒两者之中的一个会产生相对应的数据追随信号，以作为所述存储器控制单元与存储器晶粒两者之中的另一个用来存取数据的擷取信号。
[0012]本发明所公开的存储器系统、存储器装置及/或存储器装置的控制方法可定义出异步存储器传输接口，其通过存取数据的追随信号来达成可靠及高速的数据读写传输。在此异步存储器传输接口协议下的存储器外围电路可不含先进先出电路(first in firstout, FIFO)及锁相环(phase lock loop，PLL)，而可利用串行器(serializer)将预取的多笔数据(prefetched data)串接到存储器晶粒外的接口，以达到提高存储器带宽的需求，进而增加存储器晶粒利用率以及简化控制端电路，并且实现可靠及高速的数据存取传输。
【附图说明】
[0013]图1是本发明存储器系统的一实施例的功能方块示意图。
[0014]图2是图1所示的存储器系统在一数据读取操作下的信号时序图。
[0015]图3是图1所示的存储器系统在一数据写入操作下的信号时序图。
[0016]图4是图1所示的存储器系统在一数据读取操作下的信号时序图。
[0017]图5是图1所示的存储器系统在一数据写入操作下的信号时序图。
[0018]图6是本发明存储器系统的另一实施例的功能方块示意图。
[0019]图7是图6所示的存储器系统在一数据读取操作下的信号时序图。
[0020]图8是图6所示的存储器系统在一数据写入操作下的信号时序图。
[0021]其中，附图标记说明如下:
[0022]100、600存储器系统
[0023]110,610存储器装置
[0024]114存储器单元阵列
[0025]116、616控制电路
[0026]118串行器/解串器
[0027]120,620存储器控制单元
[0028]630同步器
[0029]MQ、DQ数据传输路径
[0030]DQSI起始信号
[0031]QS数据追随信号
[0032]ADD地址信息
[0033]CT存取信号
[0034]WE#写入使能状态
[0035]Addr、Addr_0 ?Addr_3地址
[0036]ACS辅助信号
[0037]CK时钟信号
[0038]CK#、QS#反相信号
[0039]Tl ?T6时间
[0040]tAA地址存取时间
[0041]DQ_r0、DQ_rl、DQ_r2[0]、DQ_r2[l]、读取数据
[0042]DQ_r3 [O]、DQ_r3 [I]、DQ_x
[0043]DQ_w0、DQ_wl、DQ_w2[0]、DQ_w2[l]、写入数据
[0044]DQ_w3 [O]、DQ_w3[l]、DQ_y [0]、DQ_y[l]
【具体实施方式】
[0045]存储器晶粒(或存储器装置)可包含存储器单元阵列(memory cell array)以及存储器外围电路(memory peripheral circuit)。本发明所公开的存储器晶粒(或存储器装置)以异步于系统时钟(system clock)的操作方式来执行数据的存取，因此可省略一部份的存储器外围电路(例如，锁相环(Phase-Locked Loop，PLL)或延迟锁相环(Delay-LockedLoop, DLL)及先进先出电路(FIFO))，而另一部分的存储器装置外围电路可由外接于存储器晶粒的存储器控制单元来取代，故能大幅提升存储器晶粒的单元利用率、简化整体存储器系统复杂度，并且达到可靠且高速的数据传输。
[0046]图1是本发明存储器系统的一实施例的功能方块示意图。存储器系统100可包含(但不限于)一存储器装置I1 (或存储器晶粒)以及一存储器控制单元120，其中存储器控制单元120外接于存储器装置110，并且可产生一存取信号CT以及一地址信息ADD以对存储器装置110下达存取命令以及执行寻址与数据存取的操作。在此实施例中，当存储器装置110与存储器控制单元120之间执行数据传输时，存储器装置110与存储器控制单元120的其中之一可产生用于追随所传输的数据的追踪信号，以供存储器装置110与存储器控