用于基于存储器模块中的选通信号来训练控制信号的方法
【专利说明】
【背景技术】
[0001]个人计算机和服务器行业可要求跨许多工作负荷类型的性能增益以便具有竞争力。使用各种机制来提供这些性能增益水平，包括例如核计数增加和存储器尺寸/带宽/等待时间改善。存储器改善可采取更快的动态随机存取存储器(DRAM)、更高的双倍数据速率(DDR)总线频率、更大容量的双列直插存储器模块(DIMM)、每个通道更多的DIMM以及其他优化的形式。存在由JEDEC固态技术协会定义的许多DDR标准，诸如2012年9月公布的双倍数据速率第四代(DDR4)同步随机存取存储器(SDRAM)标准JESD79-4。
[0002]更高的DDR速度要求谨慎地调整DRAM通道以实现最佳的信号质量和DDR总线时序。此调整由基本输入/输出系统(B1S)在启动期间执行，并且通常被称为“DDR训练”。“DDR训练”包括许多耗时的步骤，例如使各种选通信号居于中心、串扰消除和参考电压校准。这些校准步骤被用来得出被应用于DRAM控制器和DHM的最佳DDR时序参数。此编程是在存储器被访问之前完成的，因为这些参数不能在操作期间在不干扰存储器业务的情况下被更新。
[0003]非最佳参数导致更高的比特误码率，并且一般地使系统操作不稳定。这些复杂的校准步骤导致增加的启动时间。某些DDR方案要求跨多个参数的每个DDR设备校准以实现更高的速度和更低的电压。结果，可增加这些平台中的存储器训练过程。
[0004]在计算机系统的典型存储器系统中，存储器控制器促进计算机系统中的存储器模块的访问。存储器模块可包括一个或多个存储器。这些一个或多个存储器也称为存储器列(rank)。存储器控制器向存储器列传送大量信号，包括地址信号、控制信号、时钟信号等，以从存储器列访问数据或向存储器列发送数据。为了向和从存储器列发送和接收正确的数据，存储器控制器相对于时钟信号而训练(修改)各种信号。
[0005]通常，存储器控制器可通过向存储器列传送相对于时钟信号的特定信号且然后分析来自每个存储器列的响应以确定该存储器列是否正确地接收到该特定信号来训练信号。在有来自存储器列的正确响应时，存储器控制器相对于时钟信号延迟该特定信号的相位，并且然后将具有延迟相位的延迟特定信号重新传送到存储器列。存储器控制器然后分析来自存储器列的响应以确定存储器列是否正确地接收到延迟特定信号。如果未接收到从存储器列到存储器控制器的响应(或接收到不正确响应)，则存储器模块转变成未知状态。
[0006]当前DDR接口实现较高的频率，并且板路由飞行时间(flighttime)并未随着这些频率而缩放，其中，板路由时间是信号要沿着板上的特定信号路线传播所花费的时间。结果，变得更加难以相对于时钟信号针对DDR总线在控制信号之间建立紧密的匹配要求。
【附图说明】
[0007]现在参考其中相同的附图标记自始至终表示相应部分的图:
图1图示出根据某些实施例的在计算设备中实现的基于DDR的系统的框图；
图2图示出根据某些实施例的在计算设备中实现的基于DDR的另一系统的框图；
图3图示出根据某些实施例示出示例性信号的框图；
图4图示出根据某些实施例示出第一操作的流程图； 图5图示出根据某些实施例示出第二操作的流程图；以及图6图示出根据某些实施例的计算设备的框图。
【具体实施方式】
[0008]在以下描述中，对形成其一部分并图示出多个实施例的附图进行参考。应理解的是可利用其他实施例，并且可进行结构和操作改变。
[0009]实施例涉及用于在基于DDR的系统中训练控制信号的方法和装置。在基于DDR的系统的某些实施例中，存储器控制器被耦合到DDR DRAM设备。存储器控制器可经由信号、诸如控制信号、时钟信号、命令信号等与DDR DRAM设备通信。在某些实施例中，被耦合到DDRDRAM设备的存储器控制器可操作用于通过迭代地分析由存储器控制器从DDR DRAM设备接收到的选通信号来相对于时钟信号训练控制信号。在某些实施例中，基于DDR的系统可包括DDR DIMM。在替换实施例中可采用未被设计为DIMM的存储器配置。在其他实施例中，可在并非基于DDR的系统的系统中训练控制信号。
[0010]在基于DDR的系统中，使用控制信号来限定命令信号编码何时应被存储器设备锁存。在命令信号时序相对于时钟的任何训练之前，其中时钟由存储器控制器生成并由存储器设备接收，并且在数据总线时序和电压的任何训练之前，建立稳定的控制信号时序是重要的。在某些基于DDR的系统中，应提早训练控制信号，并且不存在先前已被训练的其他信号时序。可能期望建立反馈，其随着控制信号时序相对于时钟信号时序移动而提供通过或失败响应。
[0011 ]其中由控制信号来限定命令总线的关于DDR接口的先前方法已包括使用松弛的命令时序来确保关于时钟时序关系的命令不是限制因数。在这些情况下，已经通过发送读命令并解释该读命令是否被DIMM接收到来训练控制信号。解决控制信号训练问题的另一方法是在DDR DMM本身中提供环回采样能力，诸如用DDR4寄存DMM。这要求使用错误反馈信号来指示DDR DIMM的寄存器内的采样值。在此环回模式中，寄存器接收命令和控制信号，以预定的间隔对值进行采样，并且然后将采样值发送回主机存储器控制器。这种方法要求从存储器控制器发送周期性控制信号的能力，这可能是不被支持的。
[0012]图1示出了包括处理器52和基于DDR的存储器系统100的计算设备50。计算设备50可以是包括本领域中当前已知的那些的任何适当设备，诸如个人计算机、工作站、服务器、主机、手持式计算机、掌上型计算机、电话设备、网络设备、刀片计算机、存储服务器等。
[0013]根据一个实施例，基于DDR的存储器系统100包括可操作用于训练控制信号104的存储器控制器102和被耦合到存储器控制器102的DRAM 106。
[0014]在一个实施例中，存储器控制器102被集成在微处理器(CPU)内。在其他实施例中，存储器控制器102是母版上的单独集成电路(1C)，并被耦合到处理器52和DRAM 106。可将DRAM 106包括在存储器模块或D頂M中，其中，存储器模块除DRAM之外还可包括寄存器设备、缓冲器设备等。在某些实施例中，DRAM 106包括DDR存储器设备，并且在某些其他实施例中，DRAM 106包括非DRAM存储器设备。
[0015]在一个实施例中，存储器控制器102经由信号与DARM 106通信，该信号包括但不限于控制信号104(例如芯片选择信号)、时钟信号108、命令信号110(例如，读命令)以及引起存储器控制器102与DRAM 106之间的通信的任何其他信号。注意的是，在实施例的相应图中，用线来表示信号。一些线可在一个或多个末端处具有箭头，以指示主要信息流动方向。此类指示并不意图是限制性的。相反地，该线与一个或多个示例性实施例相结合地被用来促进电路或逻辑单元的更容易理解。由设计需要或偏好规定的任何所表示信号实际上可包括一个或多个信号，其可在任一方向上行进，并且可用任何适当类型的信号方案来实现。
[0016]在一个实施例中，训练应用程序114在计算设备50中执行，其中，可用硬件、软件、固件或其任何组合来实现训练应用程序114。训练应用程序114允许存储器控制器102通过解释响应于从存储器控制器102发送到DRAM 106的读命令110由存储器控制器102从DRAM106接收到的选通信号116来训练芯片选择信号104。
[0017]某些实施例提供了用以确定相对于时钟信号的控制信号边沿、同时不要求存储器控制器102或DRAM 106中的任何附加硬件支持的方法。在某些实施例中，控制信号104可包括芯片选择信号，而在其他实施例中，控制信号104可包括许可信号。某些实施例依赖于在向DRAM 106发送读命令之后对读返回选通进行采样、以相对于时钟信号108的时钟周期使控制信号104居于中心的能力。
[0018]图2图示出根据某些实施例的在具有处理器62的计算设备60内实现的存储器系统200的框图。在图2中，存储器控制器202向存储器控制缓冲器206传送许可信号204(其为一种控制信号)、时钟信号208、命令信号220(例如，读命令)及其他控制信号222。在某些实施例中，存储器控制器202可接收由存储器控制缓冲器206返回的选通信号226。训练应用程序214在计算设备60中执行以训练基于DDR的系统200的许可信号204。在图2中，许可信号204不限定任何命令编码，并且是将与时钟信号208正确地对准的独立信号。除芯片选择信号之外或者作为其替换，在某些实施例中，可实现此类独立许可信号。
[0019]图3图示出根据某些实施例示出示例性信