包括不兼容的存储器技术或与不兼容的存储器技术接合的存储器模块的应答控制的制作方法
【专利说明】
【背景技术】
[0001]动态随机存取存储器(DRAM)是一种将多个比特的数据存储在电容器中的易失性存储器，为了保存各比特的值，电容器需要电力。与静态存储器不同，由于需要电力来保存值，DRAM被称作易失性存储器或动态存储器。各种现代的计算系统利用DRAM DMM来实施系统存储器。DIMM(双列直插式存储器模块)是包括多个DRAM存储器电路的计算机存储器组件或模块。DIMM可为印刷电路板，且可包括安装在其上的DRAM存储器电路。DIMM可插入计算系统的母板或与计算机的母板连接，以与存储器总线接合，存储器总线可依次与存储器控制器接合。
【附图说明】
[0002]下面的详细描述参考图，其中:
[0003]图1是示例计算系统的框图，该计算系统实施包括不兼容的存储器技术或与不兼容的存储器技术接合的存储器模块的应答控制；
[0004]图2是示例应答器模块的框图，该应答器模块用于实施包括不兼容的存储器技术或与不兼容的存储器技术接合的存储器模块的应答控制；
[0005]图3是示例计算系统的框图，该计算系统实施包括不兼容的存储器技术或与不兼容的存储器技术接合的存储器模块的应答控制；
[0006]图4描绘了用于包括不兼容的存储器技术或与不兼容的存储器技术接合的存储器模块的应答控制的示例方法的流程图；
[0007]图5描绘了用于包括不兼容的存储器技术或与不兼容的存储器技术接合的存储器模块的应答控制的示例方法的流程图；
[0008]图6是示例计算系统的框图，该计算系统用于包括不兼容的存储器技术或与不兼容的存储器技术接合的存储器模块的应答控制；以及
[0009]图7是用于包括不兼容的存储器技术或与不兼容的存储器技术接合的存储器模块的应答控制的示例方法的流程图。
【具体实施方式】
[0010]各种DIMM可符合双倍数据速率(DDR)数据传输标准。在这样的场景中，为了存储器控制器和存储器总线与DDR兼容的DIMM通信，存储器控制器和存储器总线可能也需要是DDR兼容的。因此，在各种计算系统中，存储器控制器和存储器总线被设计为根据DDR数据速率传送标准操作(即，它们是DDR兼容的)。在包括DDR兼容的存储器控制器的计算系统中，计算系统的各种其他组件(例如，中央处理器、母板，等)可被设计为与DDR兼容的存储器控制器接合。此外，由于DDR兼容的存储器控制器被设计为与DDR兼容的存储器总线和DDR兼容的DHM接合，因此DDR兼容的存储器控制器可被设计为期望某些存储器通信特性。例如，在存储器控制器向D頂Μ发布读命令(简称为“读”)时，存储器控制器可能期望DΙΜΜ在定义的(例如，较短的)时间段内提供所请求的读数据。换句话说，DDR规范可要求DIMM具有一致的读延迟，例如，其在可预测的已定义的且相当快的时间段提供所请求的读数据。DDR标准可称作确定性协议，表示从存储器控制器向存储器总线发送命令时，期望该命令将在一定数量的周期中完成。DDR DRAM存储器电路能够在这样的可预测的已定义的且相当快的时间段内完成向其发布的读，但其他类型的存储器电路/技术可能不。
[0011]在一些场景中，可能期望实施(例如，经由DIMM或类似的存储器模块)与DDR兼容的存储器总线和存储器控制器接合的非易失性存储器技术(例如，FLASH、PC-RAM、STT-MRAM、ReRAM等)。各种非易失性存储器技术可能不能确保将在可预测的已定义的和/或相当快的时间段内完成向其发布的读(例如，所请求的读数据准备好)。例如，非易失性存储器技术可(例如，经由线、线路或信号)指示读数据何时准备好，而不是在一致的延迟之后返回读数据。由于这些各种非易失性存储器技术可能不像DDR兼容的存储器控制器所期望的那样表现，这样的存储器控制器可能不能与这样的存储器技术通信。
[0012]支持非易失性存储器技术的一些方法可包括增加额外的线或线路，使得D頂M可在DMM(例如，DHM上的非易失性存储器技术或连接至DHM的非易失性存储器技术)已读取准备好向存储器控制器发送的数据时发信号。但是，这样的方法可能要求对计算系统的几个组件的修改。例如，可能需要修改母板、存储器总线以及存储器控制器，以为这样的信号运行额外的线路/线。此外，可能需要修改存储器控制器以理解如何处理/支持额外的线路/线和信号。换句话说，这样的方式可能至少需要不兼容的(例如，非DDR兼容的)母板、存储器总线以及存储器控制器。
[0013]支持非易失性存储器技术的其他方法可能需要存储器控制器知道存储器控制器向其发布命令的存储器技术的延迟。对于这样的方法，存储器控制器可向存储器技术发布测试命令，以确定它们的最长延迟。然后，存储器控制器可存储存储器控制器与其通信的各种存储器技术的延迟，且可在发布命令时使用这样的延迟进行。支持非易失性存储器技术的其他方法可包括连接计算系统中其他地方处的这些技术(例如，不在像DIMM这样的存储器模块上或经由像DIMM这样的存储器模块)。在这样的场景中，为了存储器控制器(以及可能处理器)从这些非易失性存储器技术读数据，数据可能首先需要在存储器控制器和/或处理器能够存取数据之前，明确移动到D頂M(例如，D頂M上的DRAM存储器电路)。除了其他可能的问题外，数据的这样的初步明确传送可能是耗时的。
[0014]本公开描述了包括不兼容的存储器电路/技术或与不兼容的存储器电路/技术接合的存储器模块的应答控制。本公开描述了允许不兼容的(例如，非易失性的)存储器电路/技术与兼容的(例如，DDR兼容的)存储器总线和兼容的(例如，DDR兼容的)存储器控制器接合的(例如，像DIMM这样的存储器模块上的)应答控制模块。这可允许不兼容的存储器电路/技术利用与存储器控制器更直接地通信的优势(例如，性能优势)。本公开描述了存储器控制器(例如，修改的但仍为兼容的存储器控制器)与至少一个不兼容的存储器电路/技术之间的应答控制模块。应答控制模块可分析由存储器控制器接收的送往至少一个不兼容的存储器技术的命令(例如，读和写)，且可知道期望根据特定的数据传输协议(例如，DDR)何时完成这样的命令。如果存储器技术未如期望的那样完成命令(例如，在读的情况下)或将不会如期望的那样完成命令(例如，在写的情况下)，应答控制模块可向存储器控制器(或操作系统)以信号的形式发送错误，且存储器控制器(或操作系统)可处理错误，使得存储器控制器仍以兼容的方式(例如，根据DDR协议)与存储器模块通信。例如，在读命令的情况下，应答控制模块可在返回数据不能根据DDR协议如期望的那样可用时，(例如，向存储器控制器或操作系统)发信号。基于此信号，存储器控制器、操作系统或计算系统的一些其他模块可在随后的时间重试读命令。应答控制模块可使用兼容接口的校验位或ECC(错误校验码)位，来在不能如期望的那样完成命令时发信号。这样的发信号机制可允许兼容的存储器控制器与具有变化的和未知的延迟的存储器电路/技术交互。
[0015]本公开还可提供从一些方法中获得的优势，包括增加额外的线或线路，使得DMM可在DMM(例如，具有有限空间的缓存器机制)未准备好接收另一次写时发信号。本公开描述了一种解决方案，其中，可经由兼容的(例如，DDR兼容的)接口和布线路径发送错误或重试信号。例如，应答控制模块可使用兼容接口的校验位或ECC (错误校验码)位，以在不可如期望的那样完成命令时发信号。这样的校验或ECC位可能已存在于存储器模块(例如，DIMM)和存储器总线以及存储器控制器之间的接口中。本公开可允许高容量的、更低成本的、非易失性的存储器与存储器控制器接合，这可允许这样的存储器在计算系统中的传统存储器(例如，DDR DRAM存储器)旁边运行。
[0016]在整个本公开中，(例如，如兼容的存储器技术或兼容的存储器控制器中的)术语“兼容的”可指被设计为符合特定数据传输标准(例如，DDR或其他数据传输标准)的计算机组件。相同地，术语“不兼容的”可指未被设计为符合(或不兼容)特定数据传输标准的计算机组件。术语“数据传输标准”可指协议，通过该协议，数据在多条通信线或线路(例如，金属线，可在金属线上发送和/或接收信息)上传送。数据传输标准可规定多个数据传送周期、各种命令(例如，读、写等)的时序、以及一个计算机组件向另一个计算机组件发送和/或从另一个计算机组件接收数据所需要的各种其他细节。作为一个具体示例，如果数据传输标准是DDR，则计算机组件可为关于DDR数据传输标准的兼容的(例如，DDR兼容的)计算机组件或不兼容的计算机组件(例如，非DDR兼容的)。在DDR的情况下，一些非易失性存储器电路或技术是不兼容的计算机组件的示例，例如，由于其不像易失性DDR存储器电路那样操作。因此，在下面的各种描述中，当引用非易失性存储器电路或技术时，可推断其是不兼容的计算机组件。非易失性存储器技术的示例(例如，其是不兼容的DDR)可包括PCRAM、SATA、STT-RAM、reRAM、忆阻器、FLASH以及PCIe上的旋转磁盘。本公开还应用于各种其他类型的非易失性存储器技术。在整个本公开中，(例如，如写命令和读令中的)术语“命令”可指多位数字值，其中每个位可在专用通信线或线路上发送。命令可具有多个“字段”，其中每个字段是多位数字值。示例字段可为“地址”(addr)、“命令”(cmd)、“数据(data)”、“校验(parity)”以及“ECC"。命令字段(S卩，cmd)不应与广义的命令(例如，写或读命令)混淆。cmd字段可指示由广义的命令意指什么类型的命令，且广义的命令可包括为了执行该命令所需要的附加信息(例如，addr和data)。
[0017]图1是实施包括不兼容的存储器技术或与不兼容的存储器技术接合的存储器模块的应答控制的示例计算系统100的框图。计算系统100可为包括经由存储器总线(例如，104)访问存储器模块(例如，106)的存储器控制器(例如，102)的任何计算系统或计算设备。在图1的示例中，数据传输标准指DDR;但是，应理解，本文描述的技术和方案可与任何其他数据传输标准一起使用。计算系统100可包括存储器控制器102、存储器总线104、存储器模块106以及处理器108。如下面更详细地描述的，当与仅包括兼容的存储器电路/技术(例如，DDR存储器电路/技术)的存储器模块(例如，DIMM)相比时，可修改存储器模块106。计算系统100还可包括(尽管图1和3中未示出)仅包括兼容的存储器电路/技术的多个存储器模块，且这样的存储器模块可与存储器总线104通信。
[0018]存储器控制器102可向存储器总线104发送存储器命令(例如，读命令、写