14处，应答控制模块120可确定最佳情况时间或实际时间大于期望的完成时间。在步骤516处，应答控制模块120可发起命令校验错误，该错误向存储器控制器或操作系统指示将不会及时完成或未及时完成写命令。在步骤518处，响应于该错误，存储器控制器或操作系统重试写命令。方法500可最后继续到步骤520，方法500可在步骤520处停止。
[0055]图6是用于包括不兼容的存储器技术或与不兼容的存储器技术接合的存储器模块的应答控制的示例计算系统600的框图。计算系统600可为任意计算系统或计算设备，包括例如经由存储器总线访问存储器模块(例如，620)的存储器控制器(例如，612)。可在上面例如结合图1和图3的计算系统100描述关于示例计算系统的更多细节。在图6的实施例中，计算系统600包括存储器控制器612和存储器模块620。存储器控制器612可类似于图1和3的存储器控制器102，且存储器模块620可例如类似于存储器模块106。
[0056]存储器模块620可包括多个组件622、624、626以及628。这些组件中的每个可被实施为电子电路的形式和/或存储在机器可读存储介质(例如，布置在存储器模块620中的机器可读存储介质)上的可执行指令的形式。这样的机器可读存储介质可为存储可执行指令的任何电子的、磁性的、光学的或其他物理的存储设备。因此，这样的机器可读存储介质可例如为随机存取存储器(RAM)、电可擦除可编程只读存储器(EEPROM)，等等。在组件622、624、626以及628被实施为可执行指令的情况下，存储器模块620可包括适用于存储在机器可读存储介质中的指令的获取和执行的任何种类的微处理器。此外，这样的处理器可获取、解码、并执行指令(例如，组件622、624、626、628)，以实施包括不兼容的存储器技术或与不兼容的存储器技术接合的存储器模块的应答控制。结合图6中示出的组件框(例如，622、624、626、628)，应理解，在可替代实施例中，包括在一个框中的可执行指令和/或电路的部分或全部可包括在图中示出的不同框中，或包括在未示出的不同框中。
[0057]兼容的存储器总线接口622可经由存储器总线与存储器控制器612通信。接口 622、存储器控制器612以及存储器总线可各自与特定的数据传输标准(例如，DDR)兼容。不兼容的存储器接口 624可与不符合数据传输标准的不兼容的存储器电路或技术接合。命令监控电路626可分析从存储器控制器到不兼容的存储器电路或技术的命令。命令监控电路可确定不兼容的存储器电路是否已经或将在定义的时间量内完成命令。定义的时间量可来自至少一个规定的时间量的集合，在该时间量内，应根据数据传输标准完成命令。错误引发电路628可于未在定义的时间量内或将不会在定义的时间量内完成命令时发信号。错误引发电路可使用到存储器总线的接口的校验位或错误校正码(ECC)位，以执行该发信号。经由校验位或ECC位的设置，错误引发电路可引发存储器控制器或操作系统在一段时间之后重试命令。
[0058]图7是用于包括不兼容的存储器技术或与不兼容的存储器技术接合的存储器模块的应答控制的示例方法700的流程图。方法700可由存储器模块(例如，图6的620)或任何其他合适的电子电路(例如，图1和图3的应答控制模块120)执行。方法700可被实施为电子电路的形式和/或存储在机器可读存储介质(例如，布置在存储器模块620中的机器可读存储介质)上的可执行指令的形式。在本公开的可替代实施例中，方法700的一个或多个步骤可基本同时或以与图7中示出的不同顺序执行。在本公开的可替代实施例中，方法700可包括比图7中示出的步骤更多或更少的步骤。在一些实施例中，方法700的一个或多个步骤可在某些时间进行和/或可重复。
[0059]方法700可在步骤702处开始并继续到步骤704，在步骤704处，存储器模块620可经由到符合数据传输标准的存储器总线的接口来接收命令。存储器总线可与存储器控制器通信。在步骤706处，存储器模块620可向不符合数据传输标准的不兼容的存储器电路或技术发送命令。在步骤708处，存储器模块620可监控命令，以确定是否由不兼容的存储器电路在定义的时间量内已完成或将完成命令。在步骤710处，存储器模块620可使用校验位或错误校正码(ECC)位，在已在定义的时间量内或将在定义的时间量内完成命令时，以信号的形式向存储器控制器或操作系统发送错误。校验位或ECC位是符合数据传输标准的存储器总线的接口的部分。方法700可最后继续到步骤712，方法700可在步骤712处停止。
【主权项】
1.一种用于应答控制的存储器模块，所述存储器模块包括: 到存储器总线的接口，所述存储器总线符合数据传输标准，其中所述存储器总线与存储器控制器通信； 到不符合所述数据传输标准的不兼容的存储器技术的接口； 命令监控电路，用于分析从所述存储器控制器到所述不兼容的存储器技术的命令，其中所述命令监控电路确定所述不兼容的存储器电路是否在定义的时间量内已完成或将完成所述命令，在所述定义的时间量内，应根据所述数据传输标准完成命令;以及 错误引发电路，当在所述定义的时间量内未完成或将不完成所述命令时，所述错误引发电路向所述存储器控制器或操作系统发信号，其中所述错误引发电路使用所述到存储器总线的接口的校验位或错误校正码(ECC)位，来执行所述发信号。2.根据权利要求1所述的存储器模块，其中所述命令是读命令，且其中所述命令监控电路确定所述不兼容的存储器电路是否在所述定义的时间量内准备好返回数据。3.根据权利要求1所述的存储器模块，其中所述命令是写命令，且其中所述命令监控电路确定所述写命令是否在所述定义的时间量内将被发送或已被发送至所述不兼容的存储器电路。4.根据权利要求1所述的存储器模块，其中所述错误引发电路经由所述校验位或ECC位的设置，引发所述存储器控制器或所述操作系统在一段时间之后重试所述命令。5.根据权利要求4所述的存储器模块，进一步包括高速缓存，所述高速缓存存储用于未在所述定义的时间量内完成的读命令的返回数据，使得所述存储器模块能够在所述命令被重试时向所述存储器控制器返回所述返回数据，其中所述返回数据能在所述存储器模块接收到被重试的命令之后、在所述定义的时间量内被返回。6.根据权利要求1所述的存储器模块，其中所述数据传输标准是双倍数据速率(DDR)标准。7.根据权利要求6所述的存储器模块，其中所述不兼容的存储器技术是非易失性存储器技术。8.根据权利要求1所述的存储器模块，其中向所述存储器控制器或操作系统发信号不使用所述存储器总线用来根据所述数据传输标准与所述存储器模块和所述不兼容的存储器技术通信的通信线之外的附加通信线来执行。9.一种用于在存储器模块中执行的应答控制的方法，所述方法包括: 经由到符合数据传输标准的存储器总线的接口来接收命令，其中所述存储器总线与存储器控制器通信； 向不符合所述数据传输标准的不兼容的存储器技术发送所述命令； 监控所述命令，以确定所述不兼容的存储器电路是否在定义的时间量内已完成或将完成所述命令，在所述定义的时间量内，应根据所述数据传输标准完成命令;以及 当在所述定义的时间量内未完成或将不完成所述命令时，使用校验位或错误校正码(ECC)位以信号的形式向所述存储器控制器或操作系统发送错误，其中所述校验位或ECC位是所述到符合数据传输标准的存储器总线的接口的部分。10.根据权利要求9所述的方法，其中以使得所述存储器控制器或操作系统能够在真实校验或ECC错误与指示在所述定义的时间量内未完成或将不完成命令的错误之间进行区分的方式，对所述校验位或ECC位进行编码。11.根据权利要求9所述的方法，其中以信号的形式发送引起所述存储器控制器或所述操作系统在一段时间之后重试所述命令。12.根据权利要求11所述的方法，其中以信号的形式发送所述错误进一步包括:利用以下信息片段中的至少一个对到所述存储器总线的所述接口的所述ECC位或数据位进行编码: 将所述错误与真实校验或ECC错误区分开的指示； 所述存储器控制器或操作系统在重试所述命令之前应等待的时间量；以及 所述存储器控制器或操作系统在放弃之前应重试所述命令的次数。13.—种计算系统，包括: 联接至存储器控制器的存储器总线，其中所述存储器总线和所述存储器控制器符合双倍数据速率(DDR)数据传输标准； 存储器模块，包括不符合所述DDR数据传输标准的不兼容的存储器技术或与所述不兼容的存储器技术接合;以及 应答控制电路，在所述存储器模块上或连接至所述存储器模块，所述应答控制电路包括: 到所述存储器总线的接口、以及到所述不兼容的存储器技术的接口 ； 命令监控电路，用于分析从所述存储器控制器到所述不兼容的存储器技术的读命令，其中所述命令监控电路确定用于所述读命令的返回数据是否在定义的时间量内在所述不兼容的存储器技术处准备好，在所述定义的时间量内，应根据所述数据传输标准完成读命令；以及 错误引发电路，当所述返回数据在所述定义的时间量内未准备好时，向所述存储器控制器或所述计算系统的操作系统发信号，其中所述错误引发电路使用所述到存储器总线的接口的校验位或错误校正码(ECC)位，以执行所述发信号。14.根据权利要求13所述的计算系统，其中所述错误引发电路经由所述校验位或ECC位的设置，引发所述存储器控制器或所述操作系统在一段时间之后重试所述读命令。15.根据权利要求13所述的计算系统，其中所述数据传输标准是双倍数据速率(DDR)标准，且其中所述不兼容的存储器技术是非易失性存储器技术。
【专利摘要】示例实施例涉及包括不兼容的存储器技术或与不兼容的存储器技术接合的存储器模块的应答控制。一种存储器模块可包括：到符合数据传输标准的存储器总线的接口，其中所述存储器总线与存储器控制器通信；以及到不符合所述数据传输标准的不兼容的存储器技术的接口。所述存储器模块可包括命令监控电路，用于确定所述不兼容的存储器电路是否在定义的时间量内已完成或将完成来自所述存储器控制器的命令，在所述定义的时间量内，应根据所述数据传输标准完成命令。所述存储器模块可包括错误引发电路，当在所述定义的时间量内未完成或将不完成所述命令时，向所述存储器控制器或操作系统发信号。
【IPC分类】G06F13/14, G06F11/00, G06F13/16
【公开号】CN105474190
【申请号】CN201380078253
【发明人】格雷格·B·莱萨日特, 安德鲁·R·惠勒, 约翰·E·蒂列马, 阿兰·J·韦德
【申请人】慧与发展有限责任合伙企业
【公开日】2016年4月6日
【申请日】2013年7月25日
【公告号】EP3025238A1, US20160170831, WO2015012838A1