半导体器件的制作方法
【技术领域】
[0001]本发明涉及半导体器件，例如涉及有效适用于包括形成有柱状电极的半导体芯片的半导体器件的技术。
【背景技术】
[0002]在日本特开平9 - 97791号公报(专利文献1)、日本特开2011 — 204840号公报(专利文献2)中，记载有包括形成有柱状电极的半导体芯片的半导体器件。
[0003]现有技术文献
[0004]专利文献
[0005]专利文献1:日本特开平9 - 97791号公报
[0006]专利文献2:日本特开2011 — 204840号公报
【发明内容】
[0007]例如，在通过温度循环试验等对在具有成为端子的接合指形部的布线衬底上搭载形成有柱状电极的半导体芯片的安装方式(封装方式)的半导体器件施加热负载时，观察到在半导体芯片的焊盘与柱状电极的接合界面产生剥离的现象。认为其原因在于，基于温度循环试验等的热负载所引起的加热与冷却的反复，因布线衬底与半导体芯片的线膨胀系数的不同而向介于接合指形部与焊盘之间的柱状电极与焊盘的接合部分施加交变应力。因此，例如，在将形成有柱状电极的半导体芯片搭载于具有成为端子的接合指形部的布线衬底上的安装方式的半导体器件中，从防止在半导体芯片的焊盘与柱状电极的接合界面产生的剥离的观点出发，存在改进的余地。
[0008]其他课题与新的特征将通过本说明书的记述和附图而明确。
[0009]—实施方式的半导体器件具有被保护绝缘膜部分覆盖的焊盘，在该焊盘的探针区域形成有探针痕迹。另一方面，与焊盘连接的柱状电极具有:形成在从保护绝缘膜露出的焊盘的开口区域上的第1部分；和在覆盖探针区域的保护绝缘膜上延伸的第2部分。此时，开口区域的中心位置相对于柱状电极的中心位置偏移。
[0010]发明效果
[0011 ] 根据一实施方式，能够提高半导体器件的可靠性。
【附图说明】
[0012]图1是表示实施方式的半导体器件的安装结构的俯视图。
[0013]图2是实施方式的半导体器件的侧视图。
[0014]图3是实施方式的半导体器件的仰视图。
[0015]图4是实施方式的半导体器件的局部剖视图。
[0016]图5是从上表面观察布线衬底时的平面图。
[0017]图6是将图5所不的一部分区域放大表不的放大图。
[0018]图7是从主表面侧观察半导体芯片时的平面图。
[0019]图8是表示相关技术的焊盘的结构的平面图。
[0020]图9是由图8的A — A线剖切而得到的剖视图。
[0021]图10是对相关技术所存在的改进的余地进行说明的图。
[0022]图11是将实施方式的半导体芯片的一部分放大表示的平面图。
[0023]图12是表示实施方式的焊盘的结构的平面图。
[0024]图13是由图12的A — A线剖切而得到的剖视图。
[0025]图14是由图12的B — B线剖切而得到的剖视图。
[0026]图15是表示通过图13所示的焊盘结构而将形成于半导体芯片的焊盘与形成于布线衬底的接合指形部经由柱状电极连接的结构的示意图。
[0027]图16是表示通过图14所示的焊盘结构而将形成于半导体芯片的焊盘与形成于布线衬底的接合指形部经由柱状电极连接的结构的示意图。
[0028]图17是表示半导体晶片的布局结构的平面图。
[0029]图18是表示实施方式的半导体器件的制造工序的剖视图。
[0030]图19是将存在于半导体晶片的芯片区域的一部分放大表示的示意图。
[0031]图20是表不虚设焊盘与焊盘的位置关系的不意图。
[0032]图21是表示形成于虚设焊盘的探针痕迹与形成于焊盘的探针痕迹的关系的示意图。
[0033]图22是将进行电特性检查后的芯片区域的一部分放大表示的示意图。
[0034]图23是表示实施方式的半导体器件的制造工序的剖视图。
[0035]图24是表示图23之后的半导体器件的制造工序的剖视图。
[0036]图25是表示图24之后的半导体器件的制造工序的剖视图。
[0037]图26是表示图25之后的半导体器件的制造工序的剖视图。
[0038]图27是表示图26之后的半导体器件的制造工序的剖视图。
[0039]图28是表示图27之后的半导体器件的制造工序的剖视图。
[0040]图29是表不图28之后的半导体器件的制造工序的尚]视图。
[0041]图30是表示形成有多个布线衬底的多件同时加工衬底的平面图。
[0042]图31是表示实施方式的半导体器件的制造工序的剖视图。
[0043]图32是表示图31之后的半导体器件的制造工序的剖视图。
[0044]图33是表示图32之后的半导体器件的制造工序的剖视图。
[0045]图34是表示图33之后的半导体器件的制造工序的剖视图。
[0046]图35是表示变形例1的焊盘结构的平面图。
[0047]图36是由图35的A — A线剖切而得到的剖视图。
[0048]图37是表示变形例2的焊盘结构的平面图。
[0049]图38是由图37的A — A线剖切而得到的剖视图。
[0050]图39是表示变形例3的焊盘结构的平面图。
[0051 ]图40是由图39的A — A线剖切而得到的剖视图。
[0052]图41是表示变形例4的焊盘结构的平面图。
[0053]图42是表示变形例5的焊盘结构的平面图。
[0054]图43是表示变形例6的焊盘结构的平面图。
[0055]图44是表示变形例7的半导体器件的安装结构的剖视图。
[0056]附图标记说明
[0057]0P2 开口区域
[0058]PBR探针区域
[0059]PD 焊盘
[0060]PE柱状电极
【具体实施方式】
[0061]在以下的实施方式中，为了方便，在必要时分割为多个部分或者实施方式进行说明，但是，除了在特别明示的情况之外，它们并不是彼此没有关系，而是具有一方为另一方的一部分或者全部的变形例、详细、补充说明等的关系。
[0062]另外，在以下的实施方式中，在提及要素的数等(包含个数、数值、量、范围等)的情况下，除了特别明示的情况和原理上明确被限定为特定数的情况等之外，不限定为该特定数，可以为特定数以上也可以为特定数以下。
[0063]并且，在以下的实施方式中，其构成要素(也包含要素步骤等)，除了特别明示的情况和原理上认为明确必需的情况等之外，并不一定是必需的，这自不待言。
[0064]同样，在以下的实施方式中，当提及构成要素等的形状、位置关系等时，除了特别明示的情况和原理上认为明显不是这样的情况等之外，也包括实质上与该形状等近似或者类似等情况。这对于上述数值和范围也是同样的。
[0065]另外，在用于说明实施方式的全部附图中，原则上对相同的部件标注相同的附图标记，省略其重复的说明。此外，为了容易理解附图，存在即使是俯视图(平面图)也标注阴影的情况。
[0066](实施方式)
[0067]<半导体器件的安装结构>
[0068]图1是表示本实施方式的半导体器件SA的安装结构的俯视图。如图1所示，本实施方式的半导体器件SA具有矩形形状的布线衬底WB，在该布线衬底WB的中央部，经由封固材料(底部填充材料)UF搭载有矩形形状的半导体芯片CHP。如图1所示，半导体芯片CHP的尺寸比布线衬底WB的尺寸小。例如，布线衬底WB的一条边的长度为8mm?15mm左右，其厚度为0.2mm?0.6mm左右。另一方面，半导体芯片CHP的一条边的长度为3mm?10mm左右，其厚度为0.05mm?0.4mm左右。
[0069]接下来，图2是本实施方式的半导体器件SA的侧视图。如图2所示，本实施方式的半导体器件SA具有布线衬底WB，在该布线衬底WB的背面(下表面)形成有多个焊锡球SB。另一方面，在布线衬底WB的表面(上表面)搭载有半导体芯片CHP，在该半导体芯片CHP上形成有多个柱状电极PE。该柱状电极PE的高度例如为15μπι?50μπι左右。并且，通过这些柱状电极使半导体芯片CHP与布线衬底WB电连接。此外，如图2所示，在因存在柱状电极ΡΕ而产生的半导体芯片CHP与布线衬底WB之间的间隙填充有封固材料UF。
[0070]接着，图3是本实施方式的半导体器件SA的仰视图。如图3所示，在布线衬底WB的背面呈阵列状配置有多个焊锡球SB。在图3中，例如，示出了沿着布线衬底WB的外周部(外边缘部)配置有4列焊锡球SB的例子。这些焊锡球SB作为用于将半导体器件SA与外部设备连接的外部连接端子而发挥功能。即，焊锡球SB在将半导体器件SA搭载于例如以母板为代表的电路衬底上时使用。
[0071]图4是本实施方式的半导体器件SA的局部剖视图。如图4所示，布线衬底WB采用多层布线结构，以覆盖布线衬底WB的背面的方式形成有阻焊膜SR2。并且，以从阻焊膜SR2露出的方式形成有接合区(land)LND，以与该接合区LND接触的方式搭载有焊锡球SB。接合区LND与形成在布线衬底WB的内部的布线连接，此外，在布线衬底WB的表面形成有接合指形部FNG。并且，接合指形部FNG的一部分从阻焊膜SR1露出，而接合指形部FNG的另一部分由阻焊膜SR1覆盖。
[0072]在布线衬底WB上搭载有半导体芯片CHP，形成于半导体芯片CHP的主表面的柱状电极PE与从阻焊膜SR1露出的接合指形部FNG连接。并且，在半导体芯片CHP与布线衬底WB的间隙填充有封固材料UF。此时，以半导体芯片的主表面与布线衬底WB的表面相对的方式，将半导体芯片CHP经由柱状电极PE搭载在布线衬底WB的表面上。
[0073]接下来，图5是从上表面观察布线衬底WB时的平面图。在图5中，在形成矩形形状的布线衬底WB的表面形成有阻焊膜SR1。例如，在图5中，对形成有阻焊膜SR1的区域标注圆点。具体而言，在布线衬底WB的中央部与周边部形成有阻焊膜SR1，在中央部与周边部之间存在未形成阻焊膜SR1的区域。
[0074]图6是将图5所示的区域A放大表示的放大图。如图6所示，在未被阻焊膜SR1覆盖的区域中，多个接合指形部FNG各自的一部分露出。如图6所示，该露出的多个接合指形部FNG例如配置成交错状。该露出的接合指形部FNG的一部分与柱状电极电连接。
[0075]接着，图7是从主表面侧观察半导体芯片CHP而得到的平面图。如图7所示，本实施方式的半导体芯片CHP形成为矩形形状，在半导体芯片CHP的主表面上，沿着半导体芯片CHP的端边配置有多个焊盘ro。具体而言，在图7中，沿着半导体芯片CHP的端边，以构成2列交错配置的方式配置有多个焊盘ro。这样，在本实施方式中，作为焊盘ro的配置图案的一例，列举2列交错配置为例进行说明，但并不局限于此，本实施方式的技术构思例如也能够适用于多个焊盘ro以排成1列的方式沿着半导体芯片chp的端边配置的配置图案。
[0076]此外，在图7中，在本实施方式的半导