半导体器件的制作方法
【专利说明】半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求2014年3月14日向韩国知识产权局提交的申请号为10-2014-0030354的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]各种实施例大体涉及半导体器件，且更具体地涉及改善输入/输出线的定时偏移的技术。
【背景技术】
[0004]半导体存储器件正朝增加集成度和提高半导体存储器件的操作速度的方面发展。为了提高半导体存储器件的操作速度，已经开发了同步存储器件。这种同步存储器件能够与从存储器芯片外部接收的时钟信号同步操作。
[0005]例如，可以借以在单时钟周期期间经由单数据引脚输入和输出数据来实现SDR(单数据率)同步存储器件。在SDR同步存储器件中，数据的输入和输出与时钟信号的上升沿同步。
[0006]然而，SDR同步存储器件难以与需要高速操作的系统一起工作。因此，可以借以数据与时钟信号的上升沿和下降沿同步地经由每个数据输入/输出引脚连续输入和输出来实现DDR(双倍数据率)同步存储器件。
[0007]照此，可以在不增加时钟信号的频率的情况下实现比传统SDR同步存储器件宽至少两倍的带宽，因而，高速操作可以得以实现。
[0008]DDR同步存储器件采用每次内部处理多个比特的多比特预取机制。多比特预取机制指的是与数据选通信号同步地将顺序输入的数据并行布置的机制。然后，以这种方式布置的多比特数据每次通过与外部时钟信号同步地输入的写入命令储存在存储器单元阵列中。
【发明内容】
[0009]在一个实施例中，一种半导体器件可以包括:写入控制块，其配置成产生用于控制写入操作的多个写入使能信号；以及写入延迟块，其配置成向经由写入全局输入/输出线传送的多个写入数据施加延迟时间。半导体器件还可以包括多个存储体，其配置成响应于所述多个写入使能信号而操作且接收所述多个写入数据，其中，所述多个写入数据根据所述多个存储体的物理位置而具有不同的延迟时间。
[0010]在一个实施例中，一种半导体器件可以包括:多个存储体，根据存储体的物理位置把多个存储体划分为第一组存储体和第二组存储体，且多个存储体被配置成产生用于控制读取选通操作的多个读取控制信号；以及读取延迟块，其配置成针对相应存储体向从所述多个存储体读取的多个读取数据施加延迟时间，并且将所述读取数据输出至读取全局输入/输出线。半导体器件还可以包括:读取信号组合块，其配置成对所述第一组存储体和所述第二组存储体的多个读取控制信号进行组合；以及组合块，其配置成对所述读取信号组合块的输出进行组合，并且输出组合信号。
[0011 ] 在一个实施例中，一种半导体器件可以包括:多个存储体，根据存储体的物理位置把多个存储体划分为第一组存储体和第二组存储体，所述多个存储体被配置成被输入经由写入全局输入/输出线施加的多个写入数据，且所述存储体被配置成产生用于控制读取选通操作的多个读取控制信号；以及写入电路，其配置成产生用于控制写入操作的多个写入使能信号，向传送至所述写入全局输入/输出线的所述多个写入数据施加不同的控制延迟时间，以及将所述写入数据输出至所述多个存储体。半导体器件还可以包括读取电路，其配置成针对相应存储体向从所述多个存储体读取的多个读取数据施加不同的控制延迟时间，将所述读取数据输出至读取全局输入/输出线，以及划分和组合通过所述第一组存储体和所述第二组存储体的所述多个读取控制信号。
[0012]写入控制块设置在写入全局输入/输出线的中心区域中，使得第一组存储体和第二组存储体在布局上区分开。
[0013]组合块设置在第一组存储体和第二组存储体之间的布局的中心区域中。
[0014]第一组读取信号组合块设置在第一组存储体和第二组存储体之间的布局的中心区域中。
[0015]第二组读取信号组合块设置在第一组存储体和第二组存储体之间的布局的中心区域中。
[0016]第一 RG1对准块设置在布局的RG1的中心区域中。
[0017]第二 RG1对准块与外围电路块相邻设置。
[0018]写入控制块与写入全局输入/输出线的中心区域相邻设置，使得第一组存储体和第二组存储体的布局划分开。
【附图说明】
[0019]通常，在诸如DRAM(动态随机存取存储器)的半导体器件的尺寸在其长侧增加的情况下，存储体可以设置成一行。在这些情况下，在物理上可以把写入全局输入/输出线(WG1)和读取全局输入/输出线(RG1)的长度加长。由于这个事实，所以在相应存储体中定时偏移可能增加，并且可能对半导体器件的高频操作特性产生不利影响。
[0020]图1是图示根据一个实施例的半导体器件的实例表示的配置图；
[0021 ] 图2是协助解释在读取操作期间读取数据从相应存储体传送至读取全局输入/输出线的定时可以不同的图解；
[0022]图3是协助解释在一个实施例中在读取操作期间针对存储体控制读取全局输入/输出线的延迟匹配的操作的概念布局图的实例表示；
[0023]图4和图5是图示在一个实施例中定时偏移可以改善的实例的时序图表示；
[0024]图6图示了使用根据以上参照图1至图3讨论的实施例的半导体器件的系统的实例的框图表不。
【具体实施方式】
[0025]在下文中，以下将通过实施例的各种实例参照附图描述半导体器件。
[0026]在本文中可以描述例如但不局限于能够减小针对相应存储体的写入全局输入/输出线(WG1)和读取全局输入/输出线(RG1)的定时偏移的半导体器件。
[0027]图1是图示根据一个实施例的半导体器件的实例表示的配置图。
[0028]根据一个实施例的半导体器件可以包括外围电路块100和写入控制块200。半导体器件还可以包括写入延迟块300和320、多个存储体BO至B7和读取延迟块400和420。半导体器件可以包括读取信号组合块500和520、组合块540和第一 RG10(读取全局输入/输出线)对准块600。半导体器件还可以包括第二 RG1对准块620。
[0029]在一个实施例中，写入控制块200以及写入延迟块300和320的配置可以称为“写入电路”。在一个实施例中，读取延迟块400和420、读取信号组合块500和520、组合块540、第一 RG1对准块600和第二 RG1对准块620的配置可以称为“读取电路”。
[0030]写入控制块200输出用于控制写入操作的写入使能信号BWEN_BK0至BWEN_BK7。这些写入使能信号BWEN_BK0至BWEN_BK7可以根据地址ADD、从外围电路块100施加至写入控制块200的时钟CLK和控制信号CON被多个存储体BO至B7接收。虽然为了简便起见，在实施例中描述了关于使用8个存储体的解释，但是应当注意，实施例不局限于此，且不具体限制存储体的数目。
[0031]可以经由写入全局输入/输出线WG1将写入数据WG10_BK0至WG10_BK7输入相应存储体BO至B7。写入延迟块300和320可以通过辨别针对相应存储体BO至B7的写入数据WG10_BK0至WG10_BK7的延迟时间来输出写入数据WG10_BK0至WG10_BK7。
[0032]写入延迟块300和320可以被划分为第一组写入延迟块300和第二组写入延迟块320。第一组写入延迟块300可以包括延迟单元WDO至WD3，当从写入控制块200的位置观看时，延迟单元WDO至WD3设置在布局的上部区域中。第二组写入延迟块320可以包括延迟单元WD4至WD7，当从写入控制块200的位置观看时，延迟单元WD4至WD7设置在布局的下部区域中。
[0033]写入控制块200用作区分第一组写入延迟块300和第二组写入延迟块320的参考。写入控制块200可以例如但不局限于在该布局上设置成与写入全局输入/输出线WG1的中心区域相邻。
[0034]可以假定处于与第一组存储体BO至B3连接的位置的写入全局输入/输出线WG1是上写入全局线。可以假定处于与第二组存储体B4至B7连接的位置的写入全局输入/输出线WG1是下写入全局线。可以假定，当写入全局输入/输出线WG1关于外围电路块100设置在垂直方向上时，写入全局输入/输出线WG1处于正常方向上。
[0035]写入控制块200可以设置在该布局的中心区域以区分上写入全局线和下写入全局线，使得上写入全局线和下写入全局线的长度变得彼此相同或相似。换言之，写入控制块200设置在中心区域中，使得上写入延迟块300和下写入延迟块320在物理上彼此基本对称。
[0036]可以对于写入数据WG10_BK0至WG10_BK3从外围电路块100传送至