第一组存储体BO至B3的情况作出假定。在这些情况下，可以假定，写入数据WG10_BK0从外围电路块100至存储体BO的传送时间最快且需要最少量的传送时间，这是因为与其他存储体相比，存储体BO在物理上设置得离外围电路块100最近。相反地，可以假定，写入数据WG10_BK3从外围电路块100至存储体B3的传送时间最慢且需要最大量的传送时间，这是因为与其他存储体相比，存储体B3在物理上设置得离外围电路块100最远。
[0037]此外，可以对写入数据WG10_BK4至WG1_BK7从外围电路块100传送至第二组存储体B4至B7的情况作出假定。在这些情况下，可以假定，写入数据WG10_BK4从外围电路块100至存储体B4的传送时间最快且需要最少量的传送时间，这是因为与其他存储体相比，存储体B4在物理上设置得离外围电路块100最近。相反地，可以假定，写入数据WG1_BK7从外围电路块100至存储体B7的传送时间最慢且需要最大量的传送时间，这是因为与其他存储体相比，存储体B7在物理上设置得离外围电路块100最远。
[0038]在这样的情况下，在写入操作中，可能在经由写入全局输入/输出线WG1施加的写入数据WG10_BK0至WG10_BK7和写入使能信号BWEN_BK0至BWEN_BK7之间引起时序裕度差。考虑到这个事实，针对相应存储体BO至B7的定时偏移可以经由写入延迟块300和320的延迟电路来补偿。
[0039]例如，在第一组延迟单元WDO至WD3之中设置得离外围电路块100最近的延迟单元WDO可以被设定成引起最长延迟时间。相反地，在第一组延迟单元WDO至WD3之中设置得离外围电路块100最远的延迟单元WD3可以被设定成引起最短延迟时间。由于第一组延迟单元WDO至WD3，写入数据WG10_BK0至WG10_BK3从外围电路块100至存储体BO至B3的传送时间可能需要相同或基本相同的传送时间量，而不管存储体BO至B3与外围电路块100之间的距离如何。
[0040]另外，在第二组延迟单元WD4至WD7之中设置得离外围电路块100最近的延迟单元WD4可以被设定成引起最长延迟时间。相反地，在第二组延迟单元WD4至WD7之中设置得离外围电路块100最远的延迟单元WD7可以被设定成引起最短延迟时间。由于第二组延迟单元WD4至WD7，写入数据WG10_BK4至WG10_BK7从外围电路块100至存储体B4至B7的传送时间可能需要相同或基本相同的传送时间量，而不管存储体B4至B7与外围电路块100之间的距离如何。
[0041]在一个实施例中，可以采用这样的方式作出或施加调节:在全体延迟单元WDO至WD7之中，第一延迟单元WDO可以具有最长延迟时间，并且顺序缩短各单元的延迟时间，从而最后延迟单元WD7具有最短延迟时间。换言之，可以采用这样的方式来控制或设置延迟单元WDO至WD7的延迟时间:所述延迟时间对应于写入数据WG1_BK7从外围电路块100传送至最下面存储体B7所需的传送时间。
[0042]在一个实施例中，写入延迟块300和320的配置形成在相应存储体BO至B7的外部。然而，应当注意，实施例不限于这样的实例和配置:写入延迟块300和320可以形成在相应存储体BO至B7的内部。
[0043]多个存储体BO至B7可以被划分为第一组存储体BO至B3和第二组存储体B4至B7。写入控制块200可以将地址ADD、时钟CLK和控制信号CON分开地提供至第一组存储体BO至B3和第二组存储体B4至B7。与将地址ADD、时钟CLK和控制信号CON提供至第一组存储体BO至B3和第二组存储体B4至B7这二者不同，写入控制块200可以将地址ADD、时钟CLK和控制信号CON单独提供至第一组存储体BO至B3。同样地，与将地址ADD、时钟CLK和控制信号CON提供至第一组存储体BO至B3和第二组存储体B4至B7这二者不同，写入控制块200可以将地址ADD、时钟CLK和控制信号CON单独提供至第二组存储体B4至B7。
[0044]当从写入控制块200、组合块540和第一 RG1对准块600的位置观看时，第一组存储体BO至B3设置在布局的上部区域中。当从写入控制块200、组合块540和第一 RG1对准块600的位置观看时，第二组存储体B4至B7设置在布局的下部区域中。
[0045]读取延迟块400和420使得针对相应存储体BO至B7而言从多个存储体BO至B7读取的读取数据RG10_BK0至RG10_BK7的延迟时间彼此不同。读取延迟块400和420将读取数据RG10_BK0至RG10_BK7输出至读取全局输入/输出线RG10。在这方面，根据一个实施例，在读取操作中，在相应存储体BO至B7和读取全局输入/输出线RG1之间出现的定时偏移可以得以补偿。
[0046]读取延迟块400和420可以被划分为第一组读取延迟块400和第二组读取延迟块420。第一组读取延迟块400可以包括延迟单元RDO至RD3，当从组合块540的位置观看时，延迟单元RDO至RD3设置在布局的上部区域。第二组读取延迟块420可以包括延迟单元RD4至RD7，当从组合块540的位置观看时，延迟单元RD4至RD7设置在布局的下部区域。
[0047]可以采用一一对应关系将第一组读取延迟块400与第一组存储体BO至B3连接。可以采用一一对应关系将第二组读取延迟块420与第二组存储体B4至B7连接。
[0048]在一个实施例中，读取延迟块400和420的配置可以形成在相应存储体BO至B7的外部。然而，应当注意，实施例不局限于这样的实例和配置:读取延迟块400和420可以形成在相应存储体BO至B7的内部。
[0049]相应存储体BO至B7可以产生用于控制读取选通操作的读取控制信号10STB_BK0至10STB_BK7。由相应存储体BO至B7产生的读取控制信号10STB_BK0至10STB_BK7被输出至读取信号组合块500和520。
[0050]读取信号组合块500和520可以感测读取控制信号10STB_BK0至10STB_BK7的激活状态，并且将所得信号输出至组合块540。读取信号组合块500和520可以被划分为第一组读取信号组合块500和第二组读取信号组合块520。
[0051]第一组读取信号组合块500可以对从第一组存储体BO至B3施加的读取控制信号10STB_BK0至10STB_BK3进行组合，并且可以将上选通使能信号UP输出至组合块540。第二组读取信号组合块520可以对从第二组存储体B4至B7施加的读取控制信号10STB_BK4至10STB_BK7进行组合，并且可以将下选通使能信号DN输出至组合块540。
[0052]读取信号组合块500可以包括逻辑门，逻辑门例如但不限于在逻辑上对读取控制信号10STB_BK0至10STB_BK3进行组合的多个OR(或)门ORl至0R3。OR门ORl对读取控制信号10STB_BK0和10STB_BK1 “相或”或执行OR逻辑功能。OR门0R2对读取控制信号10STB_BK2和10STB_BK3 “相或”或执行OR逻辑功能。OR门0R3对OR门ORl和0R2的输出“相或”或执行OR逻辑功能，并且输出上选通使能信号UP。
[0053]当多个读取控制信号10STB_BK0至10STB_BK3中的至少任何一个信号被激活成高电平时，读取信号组合块500将上选通使能信号UP激活成高电平，且输出激活的上选通使能信号UP。
[0054]读取信号组合块520包括在逻辑上对读取控制信号10STB_BK4至10STB_BK7进行组合的多OR门0R4至0R6。OR门0R4对读取控制信号10STB_BK4和10STB_BK5 “相或”或执行OR逻辑功能。OR门0R5对读取控制信号10STB_BK6和10STB_BK7 “相或”或执行OR逻辑功能。OR门0R6对OR门0R4和0R5的输出执行OR逻辑功能，并且输出下选通使能信号DN0
[0055]当多个读取控制信号10STB_BK4至1STB_BK7中的至少任何一个信号被激活成高电平时，读取信号组合块520将下选通使能信号DN激活成高电平，且输出激活的下选通使能信号DN。
[0056]组合块540在逻辑上计算从读取信号组合块500和520施加的上选通使能信号UP和下选通使能信号DN，且输出组合信号SUM。组合块540包括OR门0R7。OR门0R7对上选通使能信号UP和下选通使能信号DN “相或”或执行OR逻辑功能，且输出组合信号SUM。
[0057]当上选通使能信号UP和下选通使能信号DN中的至少任何一个信号被激活成高电平时，组合块540将组合信号SUM激活成高电平，且输出激活的组合信号SUM。
[0058]组合块540用作区分第一组读取信号组合块500和第二组读取信号组合块52