一种形成硅通孔的方法
【专利摘要】本发明公开了一种形成硅通孔的方法，属于半导体制造工艺技术领域，包括提供一半导体衬底；于半导体衬底上形成具有开口的掩膜层；采用第一博世刻蚀工艺刻蚀半导体衬底，以于开口下方的半导体衬底中形成第一凹槽，且掩膜层凸起于第一凹槽的侧壁；采用第二博世刻蚀工艺刻蚀位于第一凹槽底部的半导体衬底，以形成第二凹槽；第一凹槽的宽度大于第二凹槽的宽度。上述技术方案的有益效果是：有效避免应用博世工艺形成的硅通孔侧壁上产生的硅损伤现象，对硅通孔的整个侧壁进行有效保护，同时不影响整体博世工艺的刻蚀效率。
【专利说明】
一种形成硅通孔的方法
技术领域
[0001]本发明涉及半导体制造工艺技术领域，尤其涉及一种形成硅通孔的方法。
【背景技术】
[0002]穿透娃通孔技术(through silicon via，TSV)是三维集成电路中堆叠芯片实现互连的一种新的技术解决方案。由于穿透娃通孔技术能够使芯片在三维方向堆叠的密度最大、芯片之间的互连线最短、外形尺寸最小，可以有效地实现这种三维芯片层叠，制造出结构更复杂、性能更强大、更具成本效率的芯片，因此已成为目前电子封装技术中最引人注目的一种技术。
[0003]现有技术中，通常在半导体制造工艺例如欧姆龙传感器制造工艺中应用穿透硅通孔技术。制备穿透硅通孔通常需要用到博世工艺(Bosch Etching)。所谓博世工艺，是指通过使等离子刻蚀工艺和等离子淀积工艺周期性地反复进行而对半导体基板在垂直方向进行较深刻蚀的工艺。上述等离子刻蚀工艺即指使用六氟化硫(SF6)气体对半导体基板的表面进行刻蚀；上述等离子淀积工艺即指在等离子刻蚀工艺形成的槽的内壁上采用八氟环丁烷(C4FS)气体使碳高分子作为保护膜而堆积。
[0004]如图1-3所示，为现有技术中采用博世工艺形成硅通孔的示意图。图1为正常步骤中在硅衬底11 (Si)上沉积光刻胶12 (photoresist，PR)。图2中，采用博世工艺，以光刻胶12上的图案为基础对硅衬底11进行刻蚀，以形成一个硅通孔13。但是在一定时间后，硅衬底11上的光刻胶12会发生收缩现象121 (Shrink)，则如图3所示，光刻胶的收缩121会将一部分硅通孔13的侧壁131暴露在上方的等离子体(未示出)中，因此导致硅通孔13的侧壁131上出现硅损伤，且导致硅通孔13的侧壁131表面不平整，从而影响半导体产品的整体质量。
[0005]现有技术中，用于减少硅损伤的方法通常包括在博世工艺中增加等离子刻蚀工艺的比例(即增加六氟环丁烷的工艺比例)，以增加等离子体来提升对硅通孔的侧壁的保护。但是，一旦等离子刻蚀工艺的比例增加，即意味着六氟环丁烷的应用比例增加，会使整个博士工艺的生产效率明显降低。
【发明内容】
[0006]根据现有技术中存在的缺陷，即采用博世工艺刻蚀形成硅通孔，通常会在硅通孔的侧壁上产生硅损伤现象，而现有技术中避免硅损伤现象的方法即增加博世工艺中等离子刻蚀的比例，会降低整个博世工艺的生产效率。现提供一种形成硅通孔的方法，具体包括:
[0007]—种形成硅通孔的方法，其中，所述方法包括:
[0008]提供一半导体衬底；
[0009]于所述半导体衬底上形成具有开口的掩膜层；
[0010]采用第一博世刻蚀工艺刻蚀所述半导体衬底，以于所述开口下方的所述半导体衬底中形成第一凹槽，且所述掩膜层凸起于所述第一凹槽的侧壁；
[0011]采用第二博世刻蚀工艺刻蚀位于所述第一凹槽底部的所述半导体衬底，以形成第二凹槽；
[0012]所述第一凹槽的宽度大于所述第二凹槽的宽度。
[0013]优选的，该形成硅通孔的方法，其中，所述第二博世刻蚀工艺包括至少一个循环步骤，且每个所述循环步骤均包括依次进行的沉积工艺、清洗工艺和刻蚀工艺。
[0014]优选的，该形成硅通孔的方法，其中，以所述第一博世刻蚀工艺形成的所述第一凹槽具有一预设的第一深度；
[0015]以所述第二博世刻蚀工艺形成的所述第二凹槽具有一预设的第二深度。
[0016]优选的，该形成硅通孔的方法，其中，所述第一深度小于所述第一深度与所述第二深度的总和的四分之一。
[0017]优选的，该形成硅通孔的方法，其中，所述第一深度与所述第二深度的总和为400 μ mD
[0018]优选的，该形成硅通孔的方法，其中，完成预设次数的所述第一博世刻蚀工艺以形成具有预设的所述第一深度的所述第一凹槽。
[0019]优选的，该形成硅通孔的方法，其中，所述掩膜层为光刻胶。
[0020]上述技术方案的有益效果是:有效避免应用博世工艺形成的硅通孔侧壁上产生的硅损伤现象，对硅通孔的整个侧壁进行有效保护，同时不影响整体博世工艺的刻蚀效率。
【附图说明】
[0021]图1-3是现有技术中形成硅通孔的示意图；
[0022]图4是本发明的较佳的实施例中，一种形成硅通孔的方法的流程示意图；
[0023]图5-6是本发明的较佳的实施例中，形成硅通孔的示意图；
[0024]图7是现有技术中形成硅通孔的工艺流程图表；
[0025]图8是本发明的较佳的实施例中，形成硅通孔的工艺流程图表。
【具体实施方式】
[0026]下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
[0027]现有技术中，通常采用博世工艺在硅衬底上刻蚀硅通孔，并在博世工艺进行时采用上述方法(即增加等离子刻蚀工艺的比例)对硅通孔进行防硅损伤处理。但在本发明的较佳的实施例中，将对硅损伤的预防处理提前至博世工艺之前。由于产生硅损伤的主要原因在于覆盖在硅衬底上的光刻胶收缩导致的硅衬底侧壁部分暴露于上方的等离子体中，因此本发明的较佳的实施例中，在博世工艺之前先对硅衬底进行刻蚀，以形成一个位于光刻胶下方的底切切口，从而防止光刻胶收缩时暴露硅通孔。上述方法如图4所示，具体包括:
[0028]步骤SI，制备一半导体衬底；
[0029]本发明的较佳的实施例中，依然如图1所示，步骤SI与现有技术中的正常步骤相同，首先制备一层半导体衬底11，以供下一步刻蚀。
[0030]本发明的较佳的实施例中，上述半导体衬底11为娃衬底。
[0031]步骤S2，在半导体衬底上制备具有开口的掩膜层；
[0032]本发明的较佳的实施例中，如图1所示，步骤S2仍然与现有技术中的正常步骤相同。在半导体衬底11上形成一掩膜层12。具体地，本发明的较佳的实施例中，该掩膜层12可以为光刻胶(PR层)；更进一步地，本发明的较佳的实施例中，形成上述掩膜层12的同时对掩膜层12进行图案化处理，以在掩膜层12上形成适于刻蚀形成本发明的较佳的实施例中的硅通孔的刻蚀图案，即在上述掩膜层12中形成相应的开口。
[0033]步骤S3，采用一第一博世刻蚀工艺在半导体衬底上刻蚀形成一第一凹槽，以使掩膜层下方形成突出于硅衬底的底切切口；
[0034]本发明的较佳的实施例中，所谓底切切口，也叫做底切(undercut)，是一种类似突出卡槽的结构，表现为图5中的底切切口 22。如图5中所示，底切切口 22实际在刻蚀硅衬底11的过程中形成，具体地，本发明的较佳的实施例中，如图5所示，上述底切切口 22形成在突出于半导体衬底11且位于上述第一凹槽211上方的掩膜层12下方。
[0035]本发明的较佳的实施例中，在上述步骤S3中，采用各向同性工艺，或者叫等向性工艺(isotropic etching)对上述半导体衬底11进行循环刻蚀，从而形成上述第一凹槽211 (如图5所示)，换言之，上述第一博世刻蚀工艺为各向同性的刻蚀工艺。所谓各向同性的刻蚀工艺，是指对刻蚀接触点的任何方向的腐蚀速度均无明显差异，因此一旦定义好刻蚀所依据的掩膜层图案，则暴露出来的区域，便是往下腐蚀的区域。进一步地，对第一凹槽211的刻蚀方法在下文中会详述。
[0036]本发明的较佳的实施例中，采用第一博世刻蚀工艺刻蚀形成一具有预设的第一深度的第一凹槽。
[0037]步骤S4，在第一凹槽下继续刻蚀形成一第二凹槽。
[0038]本发明的较佳的实施例中，如图6所示，在己形成第一凹槽211的前提下，依然根据掩膜层，采用第二博世刻蚀工艺在第一凹槽211下继续刻蚀形成第二凹槽212。本发明的较佳的实施例中，刻蚀完成的第二凹槽212与第一凹槽211结合成为半导体制造工艺所需的硅通孔。
[0039]本发明的较佳的实施例中，由于博世工艺所需的硅通孔的深度被固定在400微米(μπι),即第一凹槽211的第一深度和第二凹槽212的第二深度相加的值为400，而在本发明的较佳的实施例中，将第一凹槽211的第一深度控制在整个硅通孔的深度的四分之一以内，因此可得出本发明的较佳的实施例中，上述第一凹槽211的第一深度小于100 μπι。
[0040]进一步地，本发明的其他实施例中，上述第一凹槽211的第一深度随硅通孔的总刻蚀深度的变化而变化，只需要满足第一深度小于总刻蚀深度的四分之一即可(或者为一使用者自定义的比例)，则上述第二凹槽212的第二深度由总刻蚀深度和第一深度共同决定。
[0041]本发明的较佳的实施例中，采用上述第一博世刻蚀工艺，进行预设次数的刻蚀以形成具有上述预设的第一深度的第一凹槽211。
[0042]本发明的较佳的实施例中，上述刻蚀形成的第一凹槽211的宽度略大于第二凹槽212的宽度。
[0043]综上所述，本发明的较佳的实施例中，上述形成硅通孔的方法，具体而言，包括:
[0044]提供一半导体衬底；
[0045]于半导体衬底上形成具有开口的掩膜层；
[0046]采用第一博世刻蚀工艺刻蚀半导体衬底，以于开口下方的半导体衬底中形成第一凹槽，且掩膜层凸起于第一凹槽的侧壁；
[0047]采用第二博世刻蚀工艺刻蚀位于第一凹槽底部的半导体衬底，以形成第二凹槽；
[0048]其中，第一博世刻蚀工艺为各向同性的刻蚀工艺；第二博世刻蚀工艺为各向异性的刻蚀工艺。
[0049]本发明的较佳的实施例中，上述第二博世刻蚀工艺包括至少一个循环步骤，且每个循环步骤均包括依次进行的沉积工艺、清洗工艺和刻蚀工艺。
[0050]图7是现有技术中对娃通孔进行刻蚀的工艺流程图表，其中，DS为Deposit Step，即沉积步骤；CS为Clean Step，即清除步骤；ES为Etching Step，即刻蚀步骤，表中的其余项目均为各个步骤的参数。如图7所示，并参照图1-3，在现有技术的硅通孔形成步骤中，以DS-CS-ES (沉积-清洗-刻蚀)为一个循环工艺(loop)对硅通孔进行刻蚀，从而最终形成如图3所示的硅通孔的结构。进一步地，如图7所示，可以进行70个loop的循环刻蚀形成上述硅通孔。
[0051]图8为本发明的较佳的实施例中对硅通孔进行刻蚀的工艺流程图表。图8中，每道工艺(DS、CS和ES)独立进行，则每道工艺的工艺时间各不相同。图8中可以看到，第一次刻蚀时的刻蚀时间为50s，到第二次刻蚀时的刻蚀时间缩短成42.5s，第三次刻蚀时的刻蚀时间缩短成40s，以此类推，到第一博世刻蚀工艺的最后一次刻蚀时的刻蚀时间为25s，其比较接近后续的第二博世刻蚀工艺中的刻蚀时间(22s)。上述刻蚀时间的渐进安排主要出于刻蚀形成的凹槽变化不至于太过突兀的考虑，相应地，上述沉积工艺的沉积时间以及清洗工艺的清洗时间也进行相应的渐进处理，例如图8所示，第一博世刻蚀工艺的沉积时间从初始的12.6s逐渐变化到10.7s，接近第二博世刻蚀工艺的沉积时间(8.0s)，二第一博世刻蚀工艺的清洗时间从初始的14.4s逐渐变化到7.2s，接近第二博世刻蚀工艺的清洗时间(5.1s)。因此，整个凹槽(如图6所示，包括第一凹槽211和第二凹槽212)宽度的渐进变化不至于太过明显，从而避免在第一凹槽211和第二凹槽212之间形成较为明显的台阶状连接部。
[0052]本发明的较佳的实施例中，由于使用者可以设定第一博世刻蚀工艺中完成单次刻蚀(ES)所能刻蚀的深度，而第一凹槽211的第一深度在硅通孔的总刻蚀深度固定以及深度比例固定的情况下也是固定的(如本发明的较佳的实施例中，总刻蚀深度为400 μπι，深度比例为四分之一，因此第一深度为100 μπι)。因此可以轻易计算出刻蚀固定深度所需要采用的刻蚀(ES)次数，从而可以计算出与需要采用的刻蚀次数相匹配的沉积(DS)次数和清洗(CS)次数。因此，使用者可以设定或者由系统计算得出刻蚀第一凹槽211所需要采用的第一博世刻蚀工艺的次数。
[0053]因此，本发明的较佳的实施例中，当采用第一博世刻蚀工艺循环刻蚀以形成第一凹槽211，并转入随后的第二博世刻蚀工艺，也就是正常的博世刻蚀工艺，以形成第二凹槽212，从而形成最终的硅通孔。
[0054]本发明的较佳的实施例中，如图8所示，标记81表示第一博世刻蚀工艺的步骤，标记82表示第二博世刻蚀工艺的步骤。则本发明的较佳的实施例中，可以从图8中得出，第一博世刻蚀工艺与第二博世刻蚀工艺是紧密相连的，第一博世刻蚀工艺的最后一次刻蚀工艺(ES)完成后立即进入第二博世刻蚀工艺的第一次沉积工艺(DS)。
[0055]本发明的较佳的实施例中，如图6所示，以虚线分割开上述第一凹槽211和第二凹槽212，以区分两个不同的凹槽。实际刻蚀中，上述第一凹槽211和第二凹槽212之间不存在任何形式的分割结构。
[0056]以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
【主权项】
1.一种形成硅通孔的方法，其特征在于，所述方法包括: 提供一半导体衬底； 于所述半导体衬底上形成具有开口的掩膜层； 采用第一博世刻蚀工艺刻蚀所述半导体衬底，以于所述开口下方的所述半导体衬底中形成第一凹槽，且所述掩膜层凸起于所述第一凹槽的侧壁； 采用第二博世刻蚀工艺刻蚀位于所述第一凹槽底部的所述半导体衬底，以形成第二凹槽； 所述第一凹槽的宽度大于所述第二凹槽的宽度。2.如权利要求1所述的形成硅通孔的方法，其特征在于，所述第二博世刻蚀工艺包括至少一个循环步骤，且每个所述循环步骤均包括依次进行的沉积工艺、清洗工艺和刻蚀工-H- O3.如权利要求1所述的形成硅通孔的方法，其特征在于，以所述第一博世刻蚀工艺形成的所述第一凹槽具有一预设的第一深度； 以所述第二博世刻蚀工艺形成的所述第二凹槽具有一预设的第二深度。4.如权利要求3所述的形成硅通孔的方法，其特征在于，所述第一深度小于所述第一深度与所述第二深度的总和的四分之一。5.如权利要求3所述的形成硅通孔的方法，其特征在于，所述第一深度与所述第二深度的总和为400 μπι。6.如权利要求3所述的形成硅通孔的方法，其特征在于，完成预设次数的所述第一博世刻蚀工艺以形成具有预设的所述第一深度的所述第一凹槽。7.如权利要求1所述的形成硅通孔的方法，其特征在于，所述掩膜层为光刻胶。
【文档编号】H01L21/768GK105826239SQ201510006113
【公开日】2016年8月3日
【申请日】2015年1月6日
【发明人】倪梁, 汪新学
【申请人】中芯国际集成电路制造(上海)有限公司