一种基于硅通孔结构的金属填充方法及硅通孔结构的制作方法
【技术领域】
[0001] 本发明涉及三维集成电路技术领域，尤其涉及一种基于硅通孔结构的金属填充方 法及硅通孔结构。
【背景技术】
[0002] 目前，基于娃通孔(Through Silicon Vias，TSV)互联的三维集成技术是半导体领 域研究和发展的新方向。其中，三维集成电路由于采用三维堆叠的方式，因此可以将微机电 系统(Micro Electro Mechanical System，MEMS)、射频模块、内存及处理器等模块集成在 一个系统内，大大地提高了系统的集成度，减少封装体尺寸和重量，增加封装密度，使单位 体积内容纳最多组件，减小形状因子。并且，通过TSV实现层间的互联通信，可以有效地缩短 连线长度，从而减小了互联线的寄生电阻和电容，也就减小了时间常数信号延迟，提高了信 号传输速率，增加了带宽。并且，由于功耗和互连线的长度有着直接的关系，互连线越长功 耗越大，互连线越短功耗越小，因此，三维集成电路的功耗相对于普通二维集成电路要小得 多。最后，三维集成电路的成本也比二维集成电路低。
[0003] 在基于TSV互联的三维集成技术中，根据TSV制作工艺顺序的不同，可分为先通孔 和后通孔两种工艺方式。先通孔，是指先刻蚀通孔，再装配到操作晶圆上，然后减薄，即，在 互补金属氧化物半导体器件（Complementary Metal Oxide Semiconductor，CM0S)或者后 道互联之前的设计阶段介入。后通孔，是指先将晶圆键合到另一个芯片或晶圆上，然后再刻 蚀通孔，即，在后道互联或者键合之后的后期开始。其中，后通孔是实现CMOS与MEMS兼容的 一种重要的方式，特别是在娃-玻璃键合结构(Silicon On Glass，S0G)上。
[0004] 然而，在SOG结构器件的硅和玻璃界面由于过刻蚀会造成横向钻蚀，这种效应叫刻 痕效应(f 〇〇t ing/notching)，由于刻痕效应的影响，刻蚀过程中会造成娃结构的侧壁与底 部的损伤，从而将会对后续金属的填充造成影响，一般情况下，金属材料都是采用化学气相 淀积方式淀积在TSV通孔侧壁的表面，无论是何种金属填充，在侧壁与底部损伤部分，都容 易在金属淀积过程中出现导体断层现象，进而在TSV导体与电路部分产生空隙，导致电路断 路，降低了电路的可靠性。
【发明内容】
[0005] 本发明通过提供一种基于硅通孔结构的金属填充方法及硅通孔结构，解决了现有 技术中三维集成电路由于刻痕效应所带来的电路断路的技术问题。
[0006] 本发明实施例提供了一种基于硅通孔结构的金属填充方法，所述方法包括：
[0007] 当承载衬底和顶硅片键合后，在所述顶硅片上刻蚀硅通孔；
[0008] 向所述硅通孔内顺次淀积绝缘层和阻挡层；
[0009] 在所述阻挡层的表面利用原子层淀积方式淀积金属种子层；
[0010]在所述金属种子层的表面淀积金属导体层。
[0011] 优选的，在所述顶硅片上刻蚀硅通孔之前，所述方法还包括：
[0012] 在所述承载衬底的表面制作底层电路；
[0013] 在所述承载衬底上所述底层电路所在的一面淀积氧化层，并在所述氧化层上刻蚀 氧化层通孔；
[0014] 将所述承载衬底通过所述氧化层所在的一面与所述顶硅片键合。
[0015] 优选的，在所述将所述承载衬底通过所述氧化层所在的一面与所述顶硅片键合之 后，所述方法还包括：
[0016] 对所述顶硅片进行减薄。
[0017] 优选的，所述在所述顶硅片上刻蚀硅通孔，包括：
[0018] 在所述顶硅片上利用干法刻蚀方式刻蚀所述硅通孔。
[0019] 优选的，所述在所述金属种子层的表面淀积金属导体层，包括：
[0020] 在所述金属种子层的表面利用化学气相淀积方式淀积金属导体层。
[0021] 优选的，通过等离子体化学气相淀积方式向所述硅通孔内淀积绝缘层。
[0022] 基于同一发明构思，本发明实施例还提供一种硅通孔结构，包括：
[0023]承载衬底；
[0024] 底层电路，所述底层电路位于所述承载衬底的表面；
[0025] 氧化层，所述氧化层覆盖于所述承载衬底上所述底层电路所在的一面，所述氧化 层上刻蚀有氧化层通孔；
[0026] 顶硅片，所述顶硅片键合于所述承载衬底上所述氧化层所在的一面，所述顶硅片 上刻蚀有硅通孔，所述硅通孔位于所述氧化层通孔的正上方；
[0027] 绝缘层，所述绝缘层淀积在所述硅通孔的内表面、所述硅通孔内的所述氧化层的 表面，以及所述氧化层通孔的内表面；
[0028] 阻挡层，所述阻挡层淀积在所述绝缘层的表面；
[0029] 金属种子层，所述金属种子层淀积在所述阻挡层的表面；
[0030] 金属导体层，所述金属导体层淀积在所述金属种子层的表面。
[0031 ]优选的，所述底层电路的厚度范围为1000-10000埃。
[0032]优选的，所述金属种子层的厚度范围为50-5000埃。
[0033] 本发明实施例中的一个或多个技术方案，至少具有如下技术效果或优点：
[0034] 本发明通过在阻挡层和金属导体层之间增加金属种子层，能够避免导体断层所带 来的电路断路，同时，以原子层淀积方式实现金属种子层的淀积无论对任何形貌都具有良 好的表面覆盖性，保证阻挡层的表面能够完全覆盖金属种子层，进一步避免导体断层所带 来的电路断路，提高了金属填充的工艺可靠性，以及TSV导体传导的稳定性，实现了三维集 成电路中层间的垂直互联，有效地缩短连线长度，提高了系统集成度。
【附图说明】
[0035] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本 发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据 提供的附图获得其他的附图。
[0036] 图1为本发明实施例中一种基于硅通孔结构的金属填充方法的流程图；
[0037] 图2为本发明实施例中承载衬底的剖视图；
[0038] 图3为本发明实施例中在承载衬底上制作底层电路后的剖视图；
[0039] 图4为本发明实施例中在承载衬底上淀积氧化层并刻蚀氧化层通孔后的剖视图；
[0040] 图5为本发明实施例中承载衬底和顶硅片键合后的剖视图；
[0041] 图6为本发明实施例中在顶硅片上刻蚀硅通孔后的剖视图；
[0042] 图7为本发明实施例中淀积绝缘层后的剖视图；
[0043] 图8为本发明实施例中淀积阻挡层后的剖视图；
[0044] 图9为本发明实施例中淀积金属种子层后的剖视图；
[0045] 图10为本发明实施例中淀积金属导体层后的剖视图；
[0046] 图11为本发明实施例中A位置处的放大图。
[0047] 其中，1为承载衬底，2为底层电路，3为氧化层，31为氧化层通孔，4为顶硅片，41为 硅通孔，5为绝缘层，6为阻挡层，7为金属种子层，8为金属导体层。
【具体实施方式】
[0048]为解决现有技术中三维集成电路由于刻痕效应所带来的电路断路的技术问题，本 发明提供一种基于硅通孔结构的金属填充方法及硅通孔结构。
[0049] 为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例 中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是 本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员 在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0050] 本发明实施例提供一种基于硅通孔结构的金属填充方法，应用于三维集成电路层 间互联及其他三维堆叠互联结构。如图1所示，所述方法包括：
[0051 ] 步骤101:当承载衬底1和顶硅片4键合后，在所述顶硅片4上刻蚀硅通孔41。
[0052] 步骤102:向所述硅通孔41内顺次淀积绝缘层5和阻挡层6。
[0053]步骤103:在所述阻挡层6的表面利用原子层淀积方式淀积金属种子层7。
[0054] 步骤104:在所述金属种子层7的表面淀积金属导体层8。
[0055] 具体来讲，在步骤101之前，首先，利用承载衬底1作为硅通孔结构的基底，参见图 2,根据不同器件的需要可选择不同类型的承载衬底1。接着，在承载衬底1的表面制作底层 电路2,参见图3。对于底层电路2的制作包括金属的淀积和刻蚀，最终形成底层金属引线，底 层电路2的材料可以为铝或铜，底层电路2的厚度范围为1000-10000埃(A>。然后，在承载衬 底1上底层电路2所在的一面淀积氧化层3,具体的，从底层电路2的上方，向承载衬底1和底 层电路2的表面淀积氧化层3，从而，一部分氧化层3覆盖在承载衬底1的表面，另一部分氧化 层3覆盖在底层电路2的表面，通常，选择低工艺温度的等离子体增强化学气相淀积方式 (Plasma Enhanced Chemical Vapor Deposition，PECVD)淀积氧化层3。进一步，在淀积完 氧化层3后，在氧化层3上刻蚀氧化层通孔31，参见图4,氧化层通孔31的数量可根据实际需 要进行选择。最后，在承载衬底1上键合顶硅片4,参见图5。具体的，将承载衬底1通过氧