硅通孔及其形成方法
【专利摘要】一种硅通孔及其形成方法，所述硅通孔的形成方法包括：提供半导体衬底，所述半导体衬底具有第一表面和与所述第一表面相对的第二表面；刻蚀所述半导体衬底第一表面，在所述半导体衬底内形成第一开口，并在所述第一开口周围的半导体衬底内形成若干分离的第二开口，所述第一开口的尺寸大于所述第二开口的尺寸；在所述半导体衬底第一表面沉积介质层，所述介质层将所述第二开口密闭，在所述第二开口内形成空气隙，所述介质层覆盖所述第一开口的底部和侧壁；在所述介质层上沉积金属层，所述金属层填充满所述第一开口；从所述半导体衬底第二表面减薄所述半导体衬底，暴露出所述金属层。本发明的硅通孔可靠性高。
【专利说明】硅通孔及其形成方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，尤其涉及一种硅通孔及其形成方法。
【背景技术】
[0002]随着半导体技术不断发展，目前半导体器件的特征尺寸已经变得非常小，希望在二维的封装结构中增加半导体器件的数量变得越来越困难，因此三维封装成为一种能有效提高芯片集成度的方法。目前的三维封装包括基于金线键合的芯片堆叠(Die Stacking)、分装堆叠(Package Stacking)和基于娃通孔(Through Silicon Via, TSV)的三维堆叠。其中，利用硅通孔的三维堆叠技术具有以下优点:高密度集成；电互连长度大幅度缩短，有效解决出现在二维系统级芯片技术中的信号延迟等问题；利用硅通孔技术，可以把具有不同功能(如射频、内存、逻辑、微机电系统等)的模块集成在一起实现封装芯片的多功能。因此，利用硅通孔互连结构的三维堆叠技术日益成为一种较为流行的芯片封装技术。
[0003]现有技术形成硅通孔的方法包括:利用干法刻蚀在硅衬底的第一表面形成通孔；在所述通孔侧壁和底部表面形成绝缘层；在所述通孔内填充满导电材料，并采用化学机械抛光去除位于所述半导体衬底表面的多余的导电材料；对所述娃衬底的与第一表面相对的第二表面进行减薄，直至暴露出填充导电材料的通孔，形成硅通孔。请参考图1，图1示出了现有技术的硅通孔的剖面结构示意图，所述硅通孔包括:半导体衬底100 ;位于所述半导体衬底100内的导电体101，所述导电体101与所述半导体衬底100之间具有绝缘层(未示出)；位于所述导电体101上的金属互连层结构103 ;位于所述半导体衬底100表面且包覆所述金属互连层103的介质层102，所述介质层102的顶表面与所述金属互连层103的顶表面齐平。
[0004]现有技术中，所述半导体衬底100的材料为硅，所述绝缘层和介质层102的材料通常为氧化硅，所述导电体101的材料通常为铜。由于铜的热膨胀系数远高于氧化硅和硅，因此在集成电路工作发热时，所述导电体101热膨胀导致在周围的半导体衬底100内产生应力。所述应力不仅会影响位于所述半导体衬底100内的半导体器件的性能，还有可能导致导电体101与金属互连结构103的电学连接失效。因此现有技术的硅通孔可靠性不佳。
【发明内容】
[0005]本发明解决的问题是现有技术的硅通孔可靠性不佳。
[0006]为解决上述问题，本发明提供了一种硅通孔的形成方法，包括:提供半导体衬底，所述半导体衬底具有第一表面和与所述第一表面相对的第二表面；刻蚀所述半导体衬底第一表面，在所述半导体衬底内形成第一开口，并在所述第一开口周围的半导体衬底内形成若干分离的第二开口，所述第一开口的尺寸大于所述第二开口的尺寸；在所述半导体衬底第一表面沉积介质层，所述介质层将所述第二开口密闭，在所述第二开口内形成空气隙，所述介质层覆盖所述第一开口的底部和侧壁；在所述介质层上沉积金属层，所述金属层填充满所述第一开口 ；从所述半导体衬底第二表面减薄所述半导体衬底，暴露出所述金属层。
[0007]可选的，所述第一开口的尺寸为所述第二开口尺寸的10?100倍。
[0008]可选的，所述第二开口的尺寸小于0.2微米。
[0009]可选的，所述第一开口与所述第二开口之间的距离小于所述第一开口的尺寸。
[0010]可选的，所述第二开口为圆形。
[0011]可选的，所述第二开口以所述第一开口为中心等距均匀分布。
[0012]可选的，所述第二开口以所述第一开口为中心等距均匀分布为一层或者多层。
[0013]可选的，所述第二开口为条形。
[0014]可选的，所述第二开口以所述第一开口为中心呈放射状等距均匀分布。
[0015]可选的，在所述半导体衬底第一表面沉积介质层的工艺为等离子体增强化学气相沉积。
[0016]可选的，还包括，在刻蚀所述半导体衬底第一表面之前，在所述半导体衬底第一表面上形成绝缘层。
[0017]可选的，还包括，在所述介质层上沉积金属层后，研磨所述金属层和所述介质层，直至暴露出所述半导体衬底第一表面。
[0018]可选的，还包括，在研磨所述金属层和所述介质层后，在所述半导体衬底第一表面上形成金属互连结构，所述金属互连结构与所述金属层电学连接。
[0019]可选的，所述介质层的材料为氧化硅。
[0020]可选的，所述金属层的材料为铜、铝、钨、钛、氮化钛、钽和氮化钽中的一种或多种。
[0021]对应的，本发明还提供一种采用上述任一方法所形成的硅通孔，包括:半导体衬底，所述半导体衬底具有第一表面和与所述第一表面相对的第二表面；位于所述半导体衬底内的第一开口，位于所述第一开口周围的半导体衬底内的若干分离的第二开口 ；位于所述第二开口内靠近第一表面一端的介质层，所述介质层在所述第二开口内形成空气隙，所述介质层还覆盖所述第一开口的侧壁表面；位于所述第一开口内的金属层，所述半导体衬底的第一表面暴露出所述金属层的一端，所述半导体衬底的第二表面暴露出所述金属层的另一端。
[0022]与现有技术相比，本发明技术方案具有以下优点:
[0023]本发明实施例的硅通孔的形成方法中，刻蚀所述半导体衬底第一表面，在所述半导体衬底内形成第一开口，并在所述第一开口周围的半导体衬底内形成若干分离的第二开口。由于所述第一开口的尺寸大于所述第二开口的尺寸，在所述半导体衬底第一表面沉积介质层时，所述介质层可以将所述第二开口密闭，在所述第二开口内形成空气隙，而所述介质层仅覆盖所述第一开口的底部和侧壁，后续在所述介质层上沉积金属层，所述金属层填充满所述第一开口。在集成电路工作过程中，位于第一开口内的金属层受热膨胀，由于半导体衬底和介质层的膨胀系数小于所述金属层的膨胀系数，因此会在所述半导体衬底内产生应力，此时位于所述金属层周围的第二开口内的空气隙收缩，释放所述金属层受热膨胀产生的应力，可以减小在所述半导体衬底内产生的应力，减小所述应力对半导体器件以及金属互连结构的不利影响。另外，由于所述空气隙形成于若干分离的第二开口内，所述空气隙也分离存在，所述金属层周围的半导体衬底具有足够的机械强度。因此，本发明的硅通孔可靠性高。
[0024]对应的，本发明实施例还提供一种硅通孔，所述硅通孔采用上述的硅通孔的形成方法所形成，在金属层周围存在空气隙，可以降低由于所述金属层热膨胀在半导体衬底内所产生的应力，另外位于所述金属层周围的半导体衬底具有足够的机械强度，可靠性高。
【专利附图】
【附图说明】
[0025]图1是现有技术的硅通孔的剖面结构示意图；
[0026]图2至图10是本发明实施例的硅通孔的形成过程的结构示意图。
【具体实施方式】
[0027]由【背景技术】可知，现有技术形成的硅通孔可靠性不佳。
[0028]本发明的发明人研究了现有技术形成的硅通孔，请继续参考图1，发现现有技术的硅通孔可靠性不佳的主要原因在于导电体101与绝缘层和半导体衬底100之间存在较大的热膨胀系数差异，其中导电体101的材料通常为铜，其热膨胀系数为10ppm/°C ;绝缘层的材料为氧化硅，其热膨胀系数为0.5ppm/°C ;半导体衬底100的材料为硅，其热膨胀系数为
2.5ppm/°C。在集成电路工作或者所述半导体衬底100的温度发生变化时，上述几种材料的热膨胀系数不匹配，导致受热过程中绝缘层和半导体衬底100经受了导电体101横向膨胀所产生的较大的应力，会在硅通孔周围的半导体衬底内产生应力集中区。位于所述应力集中区内的半导体器件由于晶格变化，影响载流子迁移率，其性能会发生变化，例如MOS晶体管器件的性能会随着器件所在位置承受10MPa的应力时产生7%左右的变化。另外，导电体101在热膨胀过程中，由于绝缘层和半导体衬底100的限制作用，导电体101的横向膨胀会受到很大的阻力，从而加剧了导电体101在纵向膨胀的程度，导致位于导电体101上方的金属互连结构103和介质层102受到很大的压应力的作用，引起金属互连结构103和介质层102的失效。现有技术中为了降低所述导电体101由于热膨胀在所述半导体衬底100内产生的应力，会在所述半导体衬底100内形成围绕所述导电体101的环形空气隙，但由于所述环形空气隙会降低所述导电体101周围的半导体衬底100的机械强度，其效果不佳。
[0029]基于以上研究，本发明的发明人提出一种硅通孔的形成方法，刻蚀半导体衬底第一表面，在所述半导体衬底内形成第一开口，并在所述第一开口周围的半导体衬底内形成若干分离的第二开口。后续在通过沉积介质层密闭所述第二开口，在所述第二开口内形成空气隙，并在所述第一开口内形成金属层。所述的空气隙可以减小由于所述金属层受热膨胀在所述半导体衬底内产生的应力，另外，因为所述空气隙分离存在，位于所述金属层周围的半导体衬底具有足够的机械强度。
[0030]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。需要说明的是，提供这些附图的目的是有助于理解本发明的实施例，而不应解释为对本发明的不当的限制。为了更清楚起见，图中所示尺寸并未按比例绘制，可能会做放大、缩小或其他改变。
[0031]图2至图10是本发明实施例的硅通孔的形成过程的剖面结构示意图。
[0032]请参考图2，提供半导体衬底200，所述半导体衬底200具有第一表面200a和与所述第一表面相对的第二表面200b ;在所述半导体衬底200第一表面200a上形成绝缘层201。
[0033]所述半导体衬底200可以是单晶硅或者单晶锗衬底，所述半导体衬底200也可以是硅锗、砷化镓或者绝缘体上硅(SOI)衬底。所述半导体衬底200内可以形成有半导体器件、互连结构以及隔离结构。本实施例中，所述半导体衬底200为硅衬底。
[0034]在所述半导体衬底200第一表面200a上形成绝缘层201，所述绝缘层201的材料为氮化硅、氧化硅或者氮氧化硅。形成所述绝缘层201的工艺为化学气相沉积或者物理气相沉积。所述绝缘层201在后续刻蚀工艺中用于保护所述半导体衬底200第一表面200a、以及确保刻蚀后所形成的第一开口和第二开口的侧壁陡直。
[0035]请参考图3，刻蚀所述半导体衬底200第一表面200a(参考图2)，在所述半导体衬底200内形成第一开口 202，并在所述第一开口 202周围的半导体衬底200内形成若干分离的第二开口 203，所述第二开口 203的尺寸小于所述第一开口 202的尺寸。
[0036]本实施例中，在所述半导体衬底200第一表面200a上形成有绝缘层201，因此在刻蚀所述半导体衬底第一表面200a前，先刻蚀所述绝缘层201。所述刻蚀工艺包括:在所述绝缘层201上形成第一掩膜图形(未图示)，所述第一掩膜图形具有与待形成第一开口和第二开口对应的开口 ；以所述第一掩膜图形为掩膜，采用干法刻蚀工艺刻蚀所述绝缘层201和所述半导体衬底200，在所述半导体衬底200内形成第一开口 202和位于所述第一开口 202周围的若干分离的第二开口 203，所述第一开口 202和所述第二开口 203还贯穿所述绝缘层201 ;去除所述第一掩膜图形。所述第一开口 202和所述第二开口 203的俯视形状可以为圆形、椭圆形、矩形或者条形。
[0037]位于所述半导体衬底200第一表面200a上的绝缘层201可以作为硬掩膜层，减少刻蚀过程中对所述第一开口 202和第二开口 203顶部侧壁的横向刻蚀，使所述第一开口 202和第二开口 203的侧壁陡直，形貌良好。
[0038]所述第一开口 202的尺寸大于所述第二开口 203的尺寸，本实施例中，所述第一开口 202的尺寸为所述第二开口 203的尺寸的10?100倍，所述第二开口 203的尺寸小于0.2微米。由于所述第二开口 203的尺寸较小，后续在所述半导体衬底200第一表面200a上沉积介质层时，所述介质层将所述第二开口 203密闭，在所述第二开口 203内形成空气隙；而由于所述第一开口 202的尺寸较大，所沉积的介质层仅覆盖所述第一开口 202的底部和侧壁，后续再在所述第一开口 202内沉积金属层。
[0039]需要说明的是，由于所述第二开口 203的尺寸较小，与第一开口 202相比，在刻蚀过程中到达所述第二开口 203底部的刻蚀气体较少、浓度较低，导致对所述第二开口 203的刻蚀速率降低，使得最终形成的第二开口 203的深度小于第一开口 202的深度。
[0040]在一实施例中，所述第二开口 203的形状为圆形，即所述第二开口 203的俯视形状为圆形。请参考图4，图4为图3的俯视图，所述第二开口 203以所述第一开口 202为中心等距离均匀分布。在另一实施例中，所述第二开口 203以所述第一开口 202为中心等距均匀分布为一层或多层，请参考图5，图5示出了若干所述第二开口 203以所述第一开口 202为中心等距离分布为两层的情况。
[0041]在另一实施例中，所述第二开口 203的形状为条形，即所述第二开口 203的俯视形状为条形。请参考图6，图6为图3的俯视图，所述第二开口 203以所述第一开口 202为中心呈放射状等距离分布。
[0042]后续在所述第一开口 202内形成金属层，在所述第二开口 203内形成空气隙。由于所述第二开口 203位于所述第一开口 202周围，即所述空气隙位于所述第一开口 202内的金属层周围，在集成电路工作过程中，所述空气隙可以减小所述金属层受热膨胀所产生的应力，有利于提高硅通孔的可靠性。本实施例中，所述第二开口 203以所述第一开口 202为中心等距均匀分布，有利于均匀释放金属层受热膨胀所产生的应力。
[0043]需要说明的是，上述图4、图5和图6中的第一开口 202与所述第二开口 203之间的距离小于所述第一开口 202的尺寸，所述第二开口 203与所述第一开口 202的距离较近，后续形成金属层和空气隙后，所述空气隙与所述金属层的距离也较近，有利于释放所述金属层受热膨胀所产生的应力。
[0044]请参考图7，在所述半导体衬底200第一表面200a沉积介质层204，所述介质层204将所述第二开口 203 (参考图3)密封，在所述第二开口 203内形成空气隙205，所述介质层204覆盖所述第一开口 202的底部和侧壁。
[0045]本实施例中，在所述半导体衬底200第一表面200a沉积介质层204的工艺为等离子体增强化学气相沉积(PECVD:Plasma Enhanced Chemical Vapor Deposit1n)。本实施例中，所述的介质层204的材料为氧化硅，所述等离子体增强化学气相沉积工艺的反应气体采用硅烷和氧气，沉积工艺中较高的同质成核和氧化硅颗粒形成于所述第二开口 203的顶部，同时由于所述第二开口 203的尺寸较小，本实施例中，所述第二开口 203的尺寸小于
0.2微米，因此所述介质层204可以将所述第二开口 203密闭，在所述第二开口 203内形成空气隙205，而在所述第二开口 203的底部和侧壁的沉积厚度较薄。另外，由于所述第一开口 202的尺寸为所述第二开口 203尺寸的10?100倍，所述第一开口 202的尺寸较大，所述介质层204仅覆盖所述第一开口 202的底部和侧壁表面，不会将所述第一开口 202密闭。后续在所述第一开口 202内形成金属层后，所述介质层204可以作为金属层与所述半导体衬底200之间的绝缘层，防止金属层与半导体衬底200之间的泄漏电流。
[0046]在其他实施例中，所述介质层的材料可以为氮化硅或者氮氧化硅，形成所述介质层的工艺可以为等离子增强化学气相沉积或者常压化学气相沉积。
[0047]请参考图8,在所述介质层204上沉积金属层206,所述金属层206填充满所述第一开口 202 (参考图7)。
[0048]具体的，在所述介质层204上沉积金属层206的工艺为化学气相沉积工艺或者电镀工艺。所述金属层206的材料为铜、铝、钨、钛、碳化钛、钽和氧化钽中的一种或多种。由于所述第二开口被所述介质层204密闭，而所述介质层204仅覆盖所述第一开口 202的顶部和侧壁表面，因此在所述金属层206的沉积过程中，所述金属层206仅形成于所述第一开口 202内和所述介质层204上(参考图7)。所述金属层206用于后续的三维封装工艺中不同层之间的电学互连，可以大幅缩短电互连的长度，减小芯片互连之间的信号延迟。
[0049]在所述介质层204上沉积金属层206后，所述金属层206不仅形成于所述第一开口 202内，还形成于所述半导体衬底200的顶表面的介质层204之上，因此，还需要研磨所述金属层206和所述介质层204，直至暴露出所述半导体衬底200第一表面200a。本实施例中，采用化学机械抛光工艺研磨所述金属层206和所述介质层204，直至暴露出所述半导体衬底200第一表面200a,以便于后续在所述第一表面200a上形成其他器件结构。
[0050]本实施例中，在所述金属层206的周围形成有若干分立的空气隙205。在集成电路工作或者半导体衬底200温度升高的过程中，所述金属层206受热膨胀，由于热膨胀系数的差异，会在所述半导体衬底200内产生应力，此时，位于所述金属层206周围的空气隙205收缩，可以释放由于所述金属层206受热膨胀所产生的应力，减少所述应力对所述半导体衬底200内的半导体器件性能的影响；相应的，金属层206受半导体衬底200的限制较小，可以减小纵向膨胀的程度，降低对后续形成于其上的金属互联结构的影响。另外，由于所述空气隙205分离存在，即位于所述金属层206周围的半导体衬底200是一体的，所述空气隙205在降低所述金属层206热膨胀产生的应力的同时，使位于所述金属层206周围的半导体衬底200具有足够的机械强度。
[0051]请参考图9，在所述半导体衬底200第一表面200a上形成金属互连结构208，所述金属互连结构208与所述金属层206电学连接。
[0052]本实施例中，在研磨所述金属层206和所述介质层204后，还在所述半导体衬底200a上形成金属互连结构208。所述金属互连结构208用于与半导体衬底200内的半导体器件或者互连结构相连接，所述金属互连结构208还可以用于三维封装工艺中不同层之间的电学连接。所述金属互连结构208的材料为铜、铝或者钨。本实施例中，所述金属互连结构208的材料为铜，形成所述金属互连结构208的工艺包括:在所述半导体衬底200第一表面200a上形成层间介质层207，所述层间介质层207的材料为氧化硅、氮化硅、氮氧化硅或者低K材料；采用大马士革工艺(damascene process)或者双大马士革工艺在所述层间介质层207内形成金属互连结构208，所述金属互联结构208的顶表面与所述层间介质层207的顶表面齐平,所述金属互连结构208位于所述金属层206上,与所述金属层206电学连接。所述大马士革或者双大马士革工艺可参考现有技术，在此不再赘述。
[0053]请参考图10，从所述半导体衬底200第二表面200b减薄所述半导体衬底200，暴露出所述金属层206。
[0054]本实施例中，采用化学机械抛光工艺研磨所述半导体衬底200第二表面200b，对所述半导体衬底200进行减薄，暴露出所述金属层206。由于所述金属层206形成于所述第一开口内，而所述第一开口的底部和侧壁表面形成有介质层204，因此在研磨所述半导体衬底200第二表面200b的过程中，去除所述第一开口底部表面的介质层204，暴露出所述金属层206。本实施例中，减薄所述半导体衬底200，暴露出所述金属层206的同时，还暴露出了所述空气隙205。
[0055]在其他实施例中，采用化学机械抛光工艺研磨所述半导体衬底200第二表面200b,对所述半导体衬底200进行减薄，在暴露所述金属层206后，停止化学机械抛光工艺。由于所述第二开口的尺寸小于所述第一开口尺寸，在刻蚀形成所述第一开口和第二开口后，所述第二开口的深度小于所述第一开口的深度。后续在所述第二开口内形成空气隙205和在所述第一开口内形成金属层206，所述空气隙205到所述第二表面200b的距离大于所述金属层206到所述第二表面200b的距离，因此在研磨所述半导体衬底200第二表面200b，暴露出所述金属层206后，并未暴露出所述空气隙205。
[0056]后续工艺中将所述半导体衬底200与其他层的半导体结构进行三维封装,所述半导体衬底200第二表面200b暴露出的金属层206用于与其他层的金属互连结构连接。
[0057]对应的，请继续参考图10，本发明实施例还提供一种硅通孔，所述硅通孔包括:半导体衬底200，所述半导体衬底200具有第一表面200a和与所述第一表面200a相对的第二表面200b ;位于所述半导体衬底200内的第一开口(未不出)，位于所述第一开口周围的半导体衬底200内的若干分离的第二开口(未示出)；位于所述第二开口内靠近所述第一表面200a —端的介质层204，所述介质层204在所述第二开口内形成空气隙205，所述介质层204还覆盖所述第一开口的侧壁表面；位于所述第一开口内的金属层206，所述半导体衬底200的第一表面200a暴露出所述金属层206的一端,所述半导体衬底200的第二表面200b暴露出所述金属层206的另一端。
[0058]本实施例中，还包括位于所述半导体衬底200的第一表面200a上的绝缘层201，所述金属层206的顶表面与所述绝缘层201的顶表面齐平。
[0059]本实施例中，还包括位于所述绝缘层201上的层间介质层207和位于所述层间介质层207内的金属互连结构208,所述金属互连结构208位于所述金属层206上。
[0060]本实施例中，所述半导体衬底200的第二表面200b还暴露出所述空气隙205。在其他实施例中，所述半导体衬底200的第二表面200b未暴露出所述空气隙205，所述空气隙205位于所述半导体衬底200内。
[0061]本发明实施例的硅通孔采用上述硅通孔的形成方法所形成，详细可参考上述硅通孔的形成方法，所述空气隙205可以降低所述金属层206热膨胀在半导体衬底200内产生的应力，另外由于所述空气隙205分离存在，位于所述金属层206周围的半导体衬底200具有足够的机械强度，可靠性高。
[0062]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种硅通孔的形成方法，其特征在于，包括: 提供半导体衬底，所述半导体衬底具有第一表面和与所述第一表面相对的第二表面； 刻蚀所述半导体衬底第一表面，在所述半导体衬底内形成第一开口，并在所述第一开口周围的半导体衬底内形成若干分离的第二开口，所述第一开口的尺寸大于所述第二开口的尺寸； 在所述半导体衬底第一表面沉积介质层，所述介质层将所述第二开口密闭，在所述第二开口内形成空气隙，所述介质层覆盖所述第一开口的底部和侧壁； 在所述介质层上沉积金属层，所述金属层填充满所述第一开口 ； 从所述半导体衬底第二表面减薄所述半导体衬底，暴露出所述金属层。
2.如权利要求1所述的硅通孔的形成方法，其特征在于，所述第一开口的尺寸为所述第二开口尺寸的10~100倍。
3.如权利要求1所述的硅通孔的形成方法，其特征在于，所述第二开口的尺寸小于0.2微米。
4.如权利要求1所述的硅通孔的形成方法，其特征在于，所述第一开口与所述第二开口之间的距离小于所述第一开口的尺寸。
5.如权利要求1 所述的硅通孔的形成方法，其特征在于，所述第二开口为圆形。
6.如权利要求5所述的硅通孔的形成方法，其特征在于，所述第二开口以所述第一开口为中心等距均匀分布。
7.如权利要求6所述的硅通孔的形成方法，其特征在于，所述第二开口以所述第一开口为中心等距均匀分布为一层或者多层。
8.如权利要求1所述的硅通孔的形成方法，其特征在于，所述第二开口为条形。
9.如权利要求8所述的硅通孔的形成方法，其特征在于，所述第二开口以所述第一开口为中心呈放射状等距均匀分布。
10.如权利要求1所述的硅通孔的形成方法，其特征在于，在所述半导体衬底第一表面沉积介质层的工艺为等离子体增强化学气相沉积。
11.如权利要求1所述的硅通孔的形成方法，其特征在于，还包括，在刻蚀所述半导体衬底第一表面之前，在所述半导体衬底第一表面上形成绝缘层。
12.如权利要求1所述的硅通孔的形成方法，其特征在于，还包括，在所述介质层上沉积金属层后，研磨所述金属层和所述介质层，直至暴露出所述半导体衬底第一表面。
13.如权利要求12所述的硅通孔的形成方法，其特征在于，还包括，在研磨所述金属层和所述介质层后，在所述半导体衬底第一表面上形成金属互连结构，所述金属互连结构与所述金属层电学连接。
14.如权利要求1所述的硅通孔的形成方法，其特征在于，所述介质层的材料为氧化硅。
15.如权利要求1所述的硅通孔的形成方法，其特征在于，所述金属层的材料为铜、铝、钨、钛、氮化钛、钽和氮化钽中的一种或多种。
16.一种采用权利要求1至15中任一项方法所形成的硅通孔，其特征在于，包括: 半导体衬底，所述半导体衬底具有第一表面和与所述第一表面相对的第二表面； 位于所述半导体衬底内的第一开口，位于所述第一开口周围的半导体衬底内的若干分离的第二开口； 位于所述第二开口内靠近第一表面一端的介质层，所述介质层在所述第二开口内形成空气隙，所述介质层还覆盖所述第一开口的侧壁表面； 位于所述第一开口内的金属层，所述半导体衬底的第一表面暴露出所述金属层的一端，所述半 导体衬底的第二表面暴露出所述金属层的另一端。
【文档编号】H01L21/768GK104078414SQ201310105369
【公开日】2014年10月1日 申请日期:2013年3月28日 优先权日:2013年3月28日
【发明者】洪中山 申请人:中芯国际集成电路制造(上海)有限公司