集成电感结构以及集成电感结构制造方法
【专利摘要】本发明公开了一种集成电感结构以及一种集成电感结构制造方法，该集成电感结构包含有：一半导体基底、多个深沟槽以及一电感。所述多个深沟槽形成于该半导体基底中并排列成一特定图案，且所述多个深沟槽中填充一金属材料，以形成一图案式接地防护；以及该电感形成于该半导体基底上方。该集成电感结构制造方法包含有：形成一半导体基底；于该半导体基底中形成多个深沟槽，并将所述多个深沟槽排列成一特定图案；于所述多个深沟槽中填充一金属材料，以形成一图案式接地防护；以及于该半导体基底上方形成一电感。
【专利说明】集成电感结构以及集成电感结构制造方法
【技术领域】
[0001]本发明有关于一种集成电感结构以及一种集成电感结构制造方法，特别是有关于具有创新的图案式接地防护(Patterned Ground Shield, PGS)的一种集成电感结构以及一种集成电感结构制造方法。
【背景技术】
[0002]随着IC制造系统级单芯片(SoC)方向发展,集成电感(integrated inductor)等被动元件已被广泛整合制作在高频集成电路中。由于IC制造一般采用娃基底(siliconsubstrate)的结构,集成电感因为基底损耗而存在着低品质因子(Q-factor)问题。
[0003]因此，有人提出利用多晶硅(polysilicon)金属构成的图案式接地防护层(Patterned Ground Shield, PGS),来降低集成电感的润流(eddy current),以提高品质因子，举例来说，请参考图1，图1所绘示为美国专利第8106479号所揭露的一集成电感结构50的一剖面示意图。如图1所示，图案式接地防护22形成于电感30与栅极氧化层24之间，然而，这样的图案式接地防护22对于形成于半导体基底10中深层的涡流的阻断效果很差，而且图1中的图案式接地防护22的材质是多晶硅，无法有效地降低涡流。
【发明内容】
[0004]有鉴于此，本发明的主要目的在提供一种集成电感结构以及一种集成电感结构制造方法，其具有创新的图案式接地防护(Patterned Ground Shield, PGS),可以更有效地降低润流(eddy current)并且提高品质因子(Q-factor)。
[0005]根据本发明的申请专利范围，其揭露一种集成电感结构，该集成电感结构制包含有:一半导体基底、多个深沟槽(deep trench)以及一电感。所述多个深沟槽形成于该半导体基底中并排列成一特定图案，且所述多个深沟槽中填充一金属材料，以形成一图案式接地防护(Patterned Ground Shield, PGS);以及该电感形成于该半导体基底上方。
[0006]根据本发明的申请专利范围，其揭露一种集成电感结构制造方法，该集成电感结构制造方法包含有:形成一半导体基底；于该半导体基底中形成多个深沟槽(deeptrench),并将所述多个深沟槽排列成一特定图案；于所述多个深沟槽中填充一金属材料，以形成一图案式接地防护(Patterned Ground Shield, PGS);以及于该半导体基底上方形成一电感。
[0007]综上所述，相较于先前技术，由于本发明所揭露的集成电感结构以及集成电感结构制造方法具有创新的图案式接地防护(Patterned Ground Shield, PGS),可以阻隔半导体基底中深层的电磁涡流(eddy current)的形成，并且能阻断电磁涡流可能发生的路径，阻绝效果更彻底，并且提高品质因子(Q-factor )。
【专利附图】
【附图说明】
[0008]图1所示为美国专利第8106479号所揭露的一集成电感结构的一剖面示意图。
[0009]图2所示为依据本发明的一第一实施例的一种集成电感结构的一剖面示意图。
[0010]图3为本发明的第一实施例的集成电感结构的一结构俯视图。
[0011]图4为依据本发明的第一实施例的集成电感结构来概述本发明的集成电感结构制造方法的一第一实施例的流程图。
[0012]图5为依据本发明的一第二实施例的一种集成电感结构的一剖面示意图。
[0013]图6为本发明的第二实施例的集成电感结构的一结构俯视图。
[0014]图7为依据本发明的一第三实施例的一种集成电感结构的一剖面示意图。
[0015]图8为本发明的第二实施例的集成电感结构的一结构俯视图。
[0016]图9为依据上述本发明的第二实施例的集成电感结构来概述本发明的集成电感结构制造方法的一第二实施例的流程图。
[0017]图10为依据本发明的一第四实施例的一种集成电感结构的一剖面示意图。
[0018]图11为本发明的第四实施例的集成电感结构的一结构俯视图。
[0019]图12为依据本发明的第四实施例的集成电感结构应用于覆晶技术的一简化示意图。
[0020]图13为依据本发明的第四实施例的集成电感结构来概述本发明的集成电感结构制造方法的一第四实施例的流程图。
[0021]图14为依据本发明的一第五实施例的一种集成电感结构900的一剖面不意图。
[0022]图15为本发明的第五实施例的集成电感结构的一结构底部俯视图。
[0023]图16为依据本发明的第五实施例的集成电感结构应用于一三维芯片的一简化示意图。
[0024]图17为依据本发明的第五实施例的集成电感结构来概述本发明的集成电感结构制造方法的一第五实施例的流程图。
[0025]图18为依据本发明的实施例的集成电感结构应用于一三维芯片的一简化示意图。
[0026]其中，附图标记说明如下:
[0027]10:半导体基底
[0028]22:图案式接地防护
[0029]24:栅极氧化层
[0030]30:电感
[0031]50:集成电感结构
[0032]200:集成电感结构
[0033]202:半导体基底
[0034]204:深沟槽
[0035]206:电感
[0036]208:图案式接地防护
[0037]500:集成电感结构
[0038]502:半导体基底
[0039]504:直通硅晶穿孔
[0040]506:电感
[0041]508:图案式接地防护
[0042]510:遮蔽金属层
[0043]700:集成电感结构
[0044]702:半导体基底
[0045]704:重分布金属层
[0046]706:电感
[0047]708:图案式接地防护
[0048]720:第一芯片
[0049]730:第二芯片
[0050]900:集成电感结构
[0051]902:半导体基底
[0052]904:直通硅晶穿孔
[0053]906:电感
[0054]908:图案式接地防护
[0055]910:背面重分布金属层
[0056]920:三维芯片
[0057]930:第一芯片
[0058]940:硅插件
[0059]950:第二芯片
[0060]1120:三维芯片
[0061]1130:第一芯片
[0062]1140:硅插件
[0063]1150:第二芯片
【具体实施方式】
[0064]请参考图2，图2所绘示为依据本发明的一第一实施例的一种集成电感结构200的一剖面示意图。如图2所示，集成电感结构200包含有:一半导体基底202、多个深沟槽(deep trench>204以及一电感206。所述多个深沟槽204形成于半导体基底202中并排列成一特定图案(举例来说，如图3所示，图3为集成电感结构200的一结构俯视图，但本发明不限于此)，且所述多个深沟槽204中填充一金属材料(例如铜、铝或金或其合金等)，以形成一图案式接地防护(Patterned Ground Shield，PGS) 208，其中所述多个深沟槽204的宽度可小于20微米，且所述多个深沟槽204的深度可为如小于100微米但大于20微米，以及电感206形成于半导体基底202上方。另外，在本发明中，电感206与半导体基底202之间可不具有其他任何多余的图案式接地防护。请注意，上述的实施例仅作为本发明的举例说明，并非本发明的限制条件，举例来说，图案式接地防护208也可以另外接地，以进一步降低涡流(eddy current)并且提高品质因子(Q-factor)。见图2、3,较佳地,其中图案式接地防护208实质上在该电感206下方与其正交(垂直)。
[0065]与过去不同，由于目前的先进半导体工艺技术可以制作出宽度极小的深沟槽，因此本发明可以此在半导体基底200中制作具有该特定图案的深沟槽204，并且于深沟槽204中填充该金属材料，以形成创新的图案式接地防护，用于取代传统技术中以多晶硅设置于电感与栅极氧化层之间的图案式接地防护(请参考图1)。
[0066]请参考图4，图4所绘示的为依据上述的集成电感结构200来概述本发明的集成电感结构制造方法的一第一实施例的流程图，假如大体上可以得到相同的结果，则流程中的步骤不一定需要照图4所示的顺序来执行，也不一定需要是连续的，也就是说，这些步骤之间可以插入其他的步骤。本发明的集成电感结构制造方法的第一实施例包含有下列步骤:
[0067]步骤400:形成一半导体基底。
[0068]步骤402:于该半导体基底中形成多个深沟槽，并将所述多个深沟槽排列成一特定图案。
[0069]步骤404:于所述多个深沟槽中填充一金属材料，以形成一图案式接地防护。
[0070]步骤406:于该半导体基底上方形成一电感。
[0071]请注意，上述的实施例仅作为本发明的举例说明，并非本发明的限制条件，举例来说，本发明的集成电感结构制造方法的步骤可以还包含有:将该图案式接地防护接地。较佳地，其中该图案式接地防护实质上在该电感下方与其正交(垂直)。
[0072]请参考图5，图5所绘示为依据本发明的一第二实施例的一种集成电感结构500的一剖面不意图。如图5所不,集成电感结构500包含有:一半导体基底502、多个直通娃晶穿孔(Through Silicon Via, TSV) 504以及一电感506。所述多个直通硅晶穿孔504形成于半导体基底500中并排列成一特定图案(举例来说，如图6所示，图6为集成电感结构500的一结构俯视图，但本发明不限于此)，且所述多个直通硅晶穿孔504中填充一金属材料(例如铜、招或金等)，以形成一图案式接地防护(Patterned Ground Shield, PGS) 508,其中所述多个直通硅晶穿孔504的宽度可小于20微米，以及电感506形成于半导体基底502上方。请注意，在本发明中，电感506与半导体基底502之间可不具有其他任何多余的图案式接地防护。此外，本发明的集成电感结构500可以作应用于一三维芯片(3D IC)中的一硅插件(Si Interposer )。请注意,上述的实施例仅作为本发明的举例说明，并非本发明的限制条件，举例来说，图案式接地防护508也可以另外接地，以更大幅地降低润流(eddy current)并且提高品质因子(Q-factor )。此外，在本发明的一第三实施例中，集成电感结构500还可以还包含有:一遮蔽金属层510，根据该特定图案连接所述多个直通硅晶穿孔504，如图7所示，并且该遮蔽金属层510也可以与所述多个直通硅晶穿孔504共同形成图案式接地防护508，如图8所示；而较佳地，图案式接地防护508的遮蔽金属层510实质上在该电感506下方与其正交(垂直)。其中，该金属层例如可以用半导体工艺中的第一层金属(metall)来形成。
[0073]与过去不同，由于目前的先进半导体工艺技术可以制作出宽度极小的直通硅晶穿孔，因此本发明可以此在半导体基底500中制作具有该特定图案的直通硅晶穿孔504，并且于直通硅晶穿孔504中填充该金属材料，以形成创新的图案式接地防护，用于取代传统技术中以多晶硅设置于电感与栅极氧化层之间的图案式接地防护(请参考图1)。
[0074]请参考图9，图9所绘示为依据上述的集成电感结构500来概述本发明的集成电感结构制造方法的一第二实施例的流程图，假如大体上可以得到相同的结果，则流程中的步骤不一定需要照图9所示的顺序来执行，也不一定需要是连续的，也就是说，这些步骤之间可以插入其他的步骤。本发明的集成电感结构制造方法的第二实施例包含有下列步骤:
[0075]步骤600:形成一半导体基底。
[0076]步骤602:于该半导体基底中形成多个直通硅晶穿孔，并将所述多个直通硅晶穿孔排列成一特定图案。
[0077]步骤604:于所述多个直通硅晶穿孔中填充一金属材料，以形成一图案式接地防护。
[0078]步骤606:于该半导体基底上方形成一电感。
[0079]请注意，上述的实施例仅作为本发明的举例说明，并非本发明的限制条件，举例来说，本发明的集成电感结构制造方法的步骤可以还包含有:将该图案式接地防护接地。此夕卜，在本发明的一第三实施例中，本发明的集成电感结构制造方法可以还包含有:根据该特定图案将一遮蔽金属层连接于所述多个直通硅晶穿孔。而较佳地，该图案式接地防护的该多个遮蔽金属层实质上在该电感下方与其正交(垂直)。其中，该金属层例如可以用半导体工艺中的第一层金属(metal I)来形成。
[0080]请参考图10，图10所绘示为依据本发明的一第四实施例的一种集成电感结构700的一剖面不意图。如图10所不,集成电感结构700包含有:一半导体基底702、一重分布金属层(redistribut1n layer, RDL) 704以及一电感706。电感706形成于半导体基底702上方；以及重分布金属层704形成于电感706上方并具有一特定图案(举例来说，如图11所示，图11为集成电感结构700的一结构俯视图，但本发明不限于此)，以形成一图案式接地防护(Patterned Ground Shield,PGS)708,其中重分布金属层704的材质可以为招。请注意，在本发明中，电感706与半导体基底702之间可不具有其他任何多余的图案式接地防护。此外，本发明的集成电感结构700可以应用于一三维芯片(3D IC)中的一集成被动装置(Integrated Passive Device, IPD)。本实施例的集成电感结构700可以应用于覆晶技术(Flip Chip),请参考图12，图12所绘示为依据本发明的第四实施例的集成电感结构700应用于覆晶技术的一简化示意图，如图12所示，当包含有集成电感结构700的一第一芯片720反转朝下时，在集成电感结构700中上方的重分布金属层704所形成的图案式接地防护708不但可以降低润流(eddy current)以及提高品质因子(Q-factor),并且可以更有效地避免上层的第一芯片720中的电感磁场流影响下层的一第二芯片730的信号。请注意，上述的实施例仅作为本发明的举例说明，并非本发明的限制条件，举例来说，图案式接地防护708也可以另外接地，以进一步降低润流(eddy current)并且提高品质因子(Q-factor)。如图
10、11所不,较佳地,其中重分布金属层704实质上在该电感706上方与其正交(垂直)。
[0081]请参考图13，图13所绘示为依据上述的集成电感结构700来概述本发明的集成电感结构制造方法的一第四实施例的流程图，假如大体上可以得到相同的结果，则流程中的步骤不一定需要照图13所示的顺序来执行，也不一定需要是连续的，也就是说，这些步骤之间可以插入其他的步骤。本发明的集成电感结构制造方法的第四实施例包含有下列步骤:
[0082]步骤800:形成一半导体基底。
[0083]步骤802:于该半导体基底上方形成一电感。
[0084]步骤804:于该电感上方形成具有一特定图案的一重分布金属层，以形成一图案式接地防护。
[0085]请注意，上述的实施例仅作为本发明的举例说明，并非本发明的限制条件，举例来说，本发明的集成电感结构制造方法的步骤可以还包含有:将该图案式接地防护接地。较佳地，其中该重分布金属层实质上在该电感上方与其正交(垂直)。
[0086]请参考图14，图14所绘示为依据本发明的一第五实施例的一种集成电感结构900的一剖面不意图。如图14所不,集成电感结构900包含有:一半导体基底902、多个直通娃晶穿孔(Through Silicon Via, TSV)904>一电感906以及一背面重分布金属层(back sideredistribut1n layer,back side RDL)910。电感 906 系形成于半导体基底 902 上方，以及所述多个直通硅晶穿孔904形成于半导体基底902中。背面重分布金属层910形成于半导体基底902的底部并连接于所述多个直通硅晶穿孔904，并且背面重分布金属层910具有一特定图案(举例来说，如图15所示，图15为集成电感结构900的一结构底部俯视图，但本发明不限于此)，以形成一图案式接地防护(Patterned Ground Shield, PGS) 908,其中背面重分布金属层904的材质可以为铝。请注意，在本发明中，电感906与半导体基底902之间可不具有其他任何多余的图案式接地防护。此外，本发明的集成电感结构900可以应用于一三维芯片(3D IC)中的一娃插件(Si Interposer),请参考图16,图16所绘示为依据本发明的第五实施例的集成电感结构900应用于一三维芯片920的一简化示意图，如图16所不，三维芯片920包含有一第一芯片930、一娃插件940以及一第二芯片950,其中娃插件940具有集成电感结构900，并且集成电感结构900中下方的背面重分布金属层910所形成的图案式接地防护908不但可以降低涡流以及提高品质因子(Q-factor)，并且可以更有效地避免硅插件940中的电感磁场流影响下层的一第二芯片950的信号。请注意，上述的实施例仅作为本发明的举例说明，并非本发明的限制条件，举例来说，图案式接地防护908也可以另外接地，以进一步降低润流(eddy current)并且提高品质因子(Q-factor)。
[0087]请参考图17，图17所绘示为依据上述的集成电感结构900来概述本发明的集成电感结构制造方法的一第五实施例的流程图，假如大体上可以得到相同的结果，则流程中的步骤不一定需要照图17所示的顺序来执行，也不一定需要是连续的，也就是说，这些步骤之间可以插入其他的步骤。本发明的集成电感结构制造方法的第五实施例包含有下列步骤:
[0088]步骤1000:形成一半导体基底。
[0089]步骤1002:于该半导体基底中形成多个直通硅晶穿孔。
[0090]步骤1004:于该半导体基底上方形成一电感。
[0091]步骤1006:于该半导体基底的底部形成具有一特定图案的一背面重分布金属层，并且将该背面重分布金属层连接于所述多个直通硅晶穿孔，以形成一图案式接地防护。
[0092]请注意，上述的实施例仅作为本发明的举例说明，并非本发明的限制条件，举例来说，本发明的集成电感结构制造方法的步骤可以还包含有:将该图案式接地防护接地。
[0093]此外，本发明的集成电感结构可以应用于一三维芯片(3D IC)中的一硅插件(SiInterposer),请参考图18,图18所绘示的为依据本发明的前述实施例的集成电感结构应用于一三维芯片1120的一简化示意图，如图20所示，三维芯片1120包含有一第一芯片1130、一硅插件1140以及一第二芯片1150，其中硅插件1140包含有本发明的一集成电感结构，其具有直通硅晶穿孔与背面重分布金属层或重分布金属层。
[0094]综上所述，相较于先前技术，由于本发明所揭露的集成电感结构以及集成电感结构制造方法具有创新的图案式接地防护，可以阻隔半导体基底中深层的电磁涡流的形成，并且能阻断电磁涡流可能发生的路径，阻绝效果更彻底，并且提高品质因子，并可应用于三维芯片或覆晶技术。
[0095]以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
【权利要求】
1.一种集成电感结构，包含有: 一半导体基底； 多个深沟槽，形成于该半导体基底中并排列成一特定图案，且所述多个深沟槽中填充一金属材料，以形成一图案式接地防护；以及一电感，形成于该半导体基底上方。
2.如权利要求1所述的集成电感结构，其中该图案式接地防护接地。
3.如权利要求1所述的集成电感结构，其中该电感与该半导体基底之间不具有图案式接地防护。
4.如权利要求1所述的集成电感结构，其中所述多个深沟槽的宽度小于20微米，且所述多个深沟槽的深度为小于100微米。
5.如权利要求1所述的集成电感结构，其中该金属材料为铜、铝或金。
6.如权利要求1所述的集成电感结构，其中所述多个深沟槽在该电感下方与该电感正交。
7.一种集成电感结构制造方法，包含有: 形成一半导体基底； 于该半导体基底中形成多个深沟槽，并将所述多个深沟槽排列成一特定图案； 于所述多个深沟槽中填充一金属材料，以形成一图案式接地防护；以及 于该半导体基底上方形成一电感。
8.如权利要求7所述的集成电感结构制造方法，还包含有: 将该图案式接地防护接地。
9.如权利要求7所述的集成电感结构制造方法，其中所述多个深沟槽的宽度小于20微米，且所述多个深沟槽的深度为大于20微米。
10.如权利要求7所述的集成电感结构制造方法，其中所述多个深沟槽在该电感下方与该电感正交。
【文档编号】H01L21/02GK104078449SQ201310104654
【公开日】2014年10月1日 申请日期:2013年3月28日 优先权日:2013年3月28日
【发明者】叶达勋 申请人:瑞昱半导体股份有限公司