综上所述，经过单粒子事件后，单元由初始状态，即XO = “弱H”，Xl = “强L”，X2 = “弱H”，X3 = “强 L” 变为新的状态 XO = “弱 L，，，Xl = “强 L，，，X2 = “弱 H”，X3 = “弱 L，，。新的状态不影响读操作，读出时，依然是BLB下降得快，当BL-BLB达到一定压差时，SA开启读出数据，为高电平。即读操作来临时，读出的数据与原数据相同；由于读操作时位线对存储点充电，存储点可以恢复为起始状态XO = “弱H”，
[0024]Xl = “强 L，，，X2 = “弱 H”，X3 = “强 L，，。
[0025]情况二:粒子轰击到NO管漏区。XO存储点产生瞬态电流，导致XO由弱H变为弱L ;进而关断N3管，X3由强L变为弱L。Xl和X2存储点不受影响。经过单粒子事件后，单元由初始状态即XO = “弱H”，Xl = “强L，，，X2 = “弱H”，X3 = “强L”变为新的状态XO =“弱L”，Xl = “强L”，X2 = “弱H”，X3 = “弱L”。与第一种情况相同，不会影响之后的读操作，同时读操作还会使存储单元恢复为初始状态。
[0026]实施例二
[0027]如图8所示，同样包括冗余信息锁存电路和冗余位选择电路。冗余信息锁存电路由PMOS管PO、P1、P2、P3首尾相接构成；P0的栅极与P3的漏极相连，连接到存储点X3 ；P1的栅极与PO的漏极相连，连接到存储点XO ；P2的栅极与Pl的漏极相连，连接到存储点Xl ；P3的栅极与P2的漏极相连，连接到存储点X2 ;P0、PU P2、P3的源极连接在一起，接电源。冗余位选择电路由NMOS管N0、N1、N2、N3构成。NO的漏极连接X0，N1的漏极连接X1，N2的漏极连接X2，N3的漏极连接X3 ；N0和N2的源极连接在一起，连至位线BL ；N1和N3的源极连接在一起，连至位线BLB ;N0、N1、N2、N3的栅极连接在一起，与字线WL相连。
[0028]位线对BL和BLB被置为低电平，字线WL置为高电平，开始读操作，直到字线WL变为低电平，读操作结束；写驱动将BL(或者BLB)拉低到低电平，字线WL置为高电平，开始写“O”(或者写“I”)操作，直到字线WL变为低电平，写操作结束。保持状态时，位线对BL和BLB以及字线WL都为低电平。该存储单元的低电平是浮空的，本实施例中通过使用不同的阈值，使得NMOS器件的漏电大于PMOS器件的漏电，保证单元的低电平能够维持。由于低电平浮空，该单元的存储状态可被称为弱L和强H。
[0029]电荷收集敏感区是MOS管中PN结反偏导致有强电场的区域，当粒子轰击这些区域时，电离出的电子空穴对在电场作用下被分离，被电极收集，形成瞬时电流。保持状态下，所有NMOS管的漏区以及关断的PMOS管的漏区为电荷收集敏感区。当单粒子打在电荷收集敏感区导致电平翻转时，电平翻转不会传遍4个存储点，造成状态彻底翻转。如图8结构所示，假设存储单元存储高电平，即XO = “强H”，Xl = “弱L”，X2 = “强H”，X3 = “弱L”。下面分情况讨论该单元的抗单粒子翻转特性。
[0030]情况一:粒子轰击到NO管漏区。XO存储点产生瞬态电流，导致XO由强H变为弱L ;进而打开Pl管，使得Xl由弱L被上拉为H，导致P2管关断；P2管关断，使得X2的H电平浮空，变为弱H ;X2点状态没有翻转，因此X3点状态不受影响。翻转一段时间后，由于PO管一直开启，翻转的XO点会被充电，恢复到原始状态，即强H ;从而关断Pl，使得Xl浮空，变成弱Ho综上所述，经过单粒子事件后，单元由初始状态，即XO =“强H”，X1 =“弱L”，X2 =“强H”，X3 = “弱L”变为新的状态XO = “强H”，Xl = “弱H”，X2 = “弱H”，X3 = “弱L，，。读出时，位线置为低电平，打开字线，开启读操作。因此，新的状态不影响读操作，依然是BLB下降得快，当BL-BLB达到一定压差时，SA开启读出数据，为高电平。即读操作来临时，读出的数据与原数据相同；由于读操作时位线将存储点Xl和X3状态拉低至地，将P2管打开，因此读操作结束后，Xl由“弱H”变为“弱L”，X2由“弱H”变为“强H”。即存储点恢复为起始状态 XO = “强 H”，Xl = “弱 L，，，X2 = “强 H”，X3 = “弱 L，，。
[0031]情况二:粒子轰击到Pl管漏区。Xl存储点产生瞬态电流，导致Xl由弱L翻转为弱H;进而关断P2管，使得X2点由强H变为弱H。X3和XO存储点不受影响。粒子轰击过后，单元由初始状态XO = “强H”，Xl = “弱L，，，X2 = “强H”，X3 = “弱L”变为新状态XO =“强H”，Xi = “弱H”，X2 = “弱H”，X3 = “弱L”。与第一种情况相同，不会影响之后的读操作，同时读操作还会使存储单元恢复为初始状态。
[0032]以上两个实施例只需8个晶体管，面积开销小，可以看出本发明实施例可以在不增加明显复杂性、增大少量面积的情况下，使静态随机存储器的存储单元在辐射环境下不发生单粒子翻转，它兼容通用CMOS工艺，容易实现。
[0033]以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.基于DICE结构的静态随机访问存储器的存储单元，其特征在于，冗余信息锁存电路和冗余位选择电路；冗余信息锁存电路由4个MOS管首尾相接构成，其漏极对应4个数据存储点X0、X1、X2、X3 ;冗余位选择电路也由4个MOS管MO、Ml、M2、M3构成，所述MOS管MO、MU M2, M3漏极分别连接在4个数据存储点X0、X1、X2、X3上；其中两MO、M2的源极连接在一起，接至位线BL ;M1、M3的源极连接在一起，接至位线BLB ;4个MOS管的栅极连接在一起，连接到字线WL。
2.如权利要求1所述的基于DICE结构的静态随机访问存储器的存储单元，其特征在于，冗余信息锁存电路由NMOS管N0、N1、N2、N3首尾相接构成；N0的栅极与NI的漏极相连，连接到存储点Xl ;N1的栅极与N2的漏极相连，连接到存储点X2 ；N2的栅极与N3的漏极相连，连接到存储点X3 ；N3的栅极与NO的漏极相连，连接到存储点XO ;N0、N1、N2、N3的源极均接地； 冗余位选择电路由PMOS管PO、P1、P2、P3构成；P0的漏极连接X0，Pl的漏极连接XI，P2的漏极连接X2，P3的漏极连接X3 ；P0和P2的源极连接在一起，连至位线BL ；P1和P3的源极连接在一起，连至位线BLB ;P0、P1、P2、P3的栅极连接在一起，与字线WL相连。
3.如权利要求1所述的基于DICE结构的静态随机访问存储器的存储单元，其特征在于，冗余信息锁存电路由PMOS管P0、P1、P2、P3首尾相接构成；P0的栅极与P3的漏极相连，连接到存储点X3 ；P1的栅极与PO的漏极相连，连接到存储点XO ；P2的栅极与Pl的漏极相连，连接到存储点Xl ;P3的栅极与P2的漏极相连，连接到存储点X2 ;P0、PU P2、P3的源极接电源； 冗余位选择电路由NMOS管NO、N1、N2、N3构成；N0的漏极连接XO，NI的漏极连接XI，N2的漏极连接X2，N3的漏极连接X3 ；N0和N2的源极连接在一起，连至位线BL ；N1和N3的源极连接在一起，连至位线BLB ;N0、N1、N2、N3的栅极连接在一起，与字线WL相连。
【专利摘要】本发明提出一种基于DICE结构的静态随机访问存储器的存储单元，包括冗余信息锁存电路和冗余位选择电路，冗余信息锁存电路由4个MOS管构成，包括4个数据存储点；冗余位选择电路也由4个MOS管构成，MOS管M0、M1、M2、M3漏极分别连接在4个数据存储点X0、X1、X2、X3上；其中M0、M2的源极连接在一起，接至位线BL；M1、M3的源极连接在一起，接至位线BLB；4个MOS管的栅极连接在一起，连接到字线WL。本发明在不增加明显复杂性，仅增加少量的面积即可保证存储单元受到粒子轰击时不发生状态翻转，保证数据正确。
【IPC分类】G11C11-413
【公开号】CN104700889
【申请号】CN201510142476
【发明人】刘丽, 王静秋, 陈亮
【申请人】中国科学院自动化研究所
【公开日】2015年6月10日
【申请日】2015年3月27日