半导体存储器装置、读出方法及编程方法
【技术领域】
[0001] 本发明涉及一种半导体存储器装置，特别涉及一种能够高速读出以及写入的操作 方法。
【背景技术】
[0002] 对于与非（NAND，NotAND)型闪速存储器（flashmemory)，揭示有如下的闪速存 储器，其如众所周知般包括：存储器阵列（memoryarray),包含将多个存储元件串联连接 而成的NAND串（string);以及页面缓冲器（pagebuffer),连接于存储器阵列的位线（bit line)，其中，页面缓冲器保持从存储器阵列的所选择的页面传输的数据（data)，或者保持 用于对所选择的页面进行编程的数据，此种页面缓冲器包含数据寄存器（dataregister) 及高速缓存寄存器（cacheregister)，实现读出及编程的高速化（专利文献1)。
[0003] 现有技术文献
[0004] 专利文献
[0005] 专利文献1 :日本专利特开2013-118031号公报
[0006] 在NAND型闪速存储器的读出操作中，由于是从传感电路（sensecircuit)对位线 进行预充电（precharge)，因此存在进行读出要耗费时间的缺点。此外，NAND型闪速存储器 是以所谓的页面为单位来进行读出或编程（写入），无法进行如或非（N0R，N〇t0R)型闪速 存储器般的随机存取（randomaccess)。
【发明内容】
[0007] 本发明的目的在于解决此类现有的课题，提供一种能够高速操作的半导体存储器 装置。并且，本发明还提供一种能够进行随机存取的半导体存储器装置。
[0008] 本发明的半导体存储器装置包括：存储器阵列，形成有以矩阵方向排列的多个存 储元件；行选择机构，耦接至所述存储器阵列，根据行地址信号选择存储器阵列的行方向的 存储元件；列选择机构，耦接至所述存储器阵列，根据列地址信号选择存储器阵列的列方向 的存储元件；以及控制机构，进行数据从存储元件的读出或者数据往存储元件的写入，在存 储器阵列中，配置有多个元件单元（unit)，所述元件单元是由存储数据的数据用存储元件 与存储参考数据（referencedata)的参考用存储元件所构成，所述控制机构进行由所述行 选择机构及所述列选择机构所选择的所述元件单元的读出操作、编程操作或者擦除操作。
[0009] 优选的是，在1个数据用存储元件的行方向及列方向上，皆不邻接于另1个所述数 据用存储元件。优选的是，所述控制机构包括连接于存储元件的位线的传感电路，在进行读 出操作时，被选择的元件单元的所述数据用存储元件与所述参考用存储元件同时被读出， 该传感电路对所述数据用存储元件与所述参考用存储元件所读出的电流进行比较，以判断 所述数据用存储元件所存储的数据。优选的是，所述控制机构在进行编程操作时，对于所选 择的元件单元的参考用存储元件，写入用以判断所选择的元件单元的数据用存储元件中的 数据的值。优选的是，当数据用存储元件存储第1数据时，对参考用存储元件写入第1参考 数据，当数据用存储元件存储第2数据时，对参考用存储元件写入不同于第1参考数据的第 2参考数据。优选的是，所述控制机构通过施加写入脉冲（pulse)来进行第1数据、第1参 考数据及第2参考数据的写入。优选的是，第1参考数据的写入脉冲数小于第1数据的写 入脉冲数，第2参考数据的写入脉冲数介于第1数据的写入脉冲数与第1参考数据的写入 脉冲数之间。例如，当设第1数据的写入脉冲数为N1、第1参考数据的写入脉冲数为R1、第 2参考数据的写入脉冲数为R2时，Rl=Nl-2且R2 =N1-1。优选的是，所述控制机构以区 块（block)为单位对所述存储器阵列进行擦除操作，且所述控制机构更使已完成擦除操作 的所述区块中的所述多个元件单元的所述数据用存储元件与所述参考用存储元件的位置 反转。
[0010] 本发明的读出方法适用于半导体存储器装置，所述半导体存储器装置包括由多个 存储元件以矩阵方向排列而成的存储器阵列，所述读出方法包括：基于行地址（address) 信息及列地址信息来对配置有多个元件单元的存储器阵列进行读出，其中所述元件单元是 由存储数据的数据用存储元件与存储参考数据的参考用存储元件所构成；以及对从所选择 的元件单元的所述数据用存储元件以及所述参考用存储元件读出的电流进行比较，以判断 所述数据用存储元件中所存储的数据。
[0011] 本发明的编程方法适用于半导体存储器装置，所述半导体存储器装置包括由多个 存储元件以矩阵方向排列而成的存储器阵列，所述编程方法包括：基于行地址信息及列地 址信息来对配置有多个元件单元的存储器阵列进行编程，其中所述元件单元由存储数据的 数据用存储元件与存储参考数据的参考用存储元件所构成；以及依据写入数据对所选择的 所述元件单元的所述数据用存储元件进行写入，并对所述参考用存储元件写入依附于所述 写入数据的值。
[0012] [发明的效果]
[0013] 根据本发明，可藉由以将数据用存储元件与参考用存储元件所构成的元件单元为 单位来进行读出及写入，因此与先前的NAND型闪速存储器相比，能够进行实现NAND型闪速 存储器的随机存取以及高速操作。
【附图说明】
[0014] 图1是绘示本发明的实施例的半导体存储器装置的区块图。
[0015] 图2是表示本发明的实施例的存储元件阵列的NAND串的结构的电路图。
[0016] 图3绘示在存储元件中存储有时的阈值VtJKVt_l的分布宽度。
[0017] 图4是表示本发明的实施例的NAND串的概略布局（layout)的平面图。
[0018] 图5是绘示本发明的实施例的数据用存储元件与参考用存储元件的配置图。
[0019] 图6A及图6B是绘示本发明的实施例的元件单元的配置图。
[0020] 图7是绘示本发明的实施例的页面编程序列的流程图。
[0021] 图8A、图8B、图8C是绘示进行页面编程序列时的参考元件及数据元件的状态的说 明图。
[0022] 图9A、图9B、图9C绘示基于ISPP的写入脉冲数与参考元件及数据元件的阈值的 关系。
[0023] 其中，附图标记说明如下：
[0024] 100:闪速存储器
[0025] 110:存储器阵列
[0026] 120 :输出/输入缓冲器
[0027] 130 :地址寄存器
[0028] 140 :数据寄存器
[0029] 150 :控制器
[0030] 160:字线选择电路
[0031] 170:传感电路
[0032] 180:列选择电路
[0033] 190:内部电压产生电路
[0034] Ax:行地址信息
[0035] Ay:列地址信息
[0036] BLl~BLn:位线
[0037] BLK(0)~BLK(m)、BLK(k)、BLK(k+1):存储器区块
[0038] C1、C2、C3 :控制信号
[0039] CTe、CTo:接触孔
[0040] MCO~MC7 :存储元件
[0041] NU:串
[0042] SlOO~S106 :步骤
[0043] S⑶、SGS:选择栅极线
[0044] SL:源极线
[0045] TD:选择晶体管
[0046] TS:选择晶体管
[0047] Ul~U4 :元件单元
[0048] Vers:擦除电压
[0049] Vpass:通过电压
[0050] Vprog:编程电压
[0051] Vread:读出电压
[0052] Vt、Vt_0、Vt_l、VrefXKVrefl:阈值
[0053] Vx:电压
[0054] WLO~WL7:字线
【具体实施方式】
[0055] 本发明是在具有形成有NAND型的闪速存储器阵列的半导体存储器装置中，能够 对存储元件进行随机存取，其能够实现比为典型的闪速存储器时更高速的数据读出。就数 据擦除而言，能够与典型的闪速存储器同样地以区块为单位来进行数据的擦除。更优选的 是，本发明的半导体存储器装置还能够具备互换性，例如能够执行与典型的闪速存储器同 样的操作。
[0056] 以下，参照附图来详细说明本发明的实施方式。另外，应留意的是，附图中，为了便 于理解而强调表示各部分，与实际装置（device)的比例（scale)并不相同 [0057][实施例]
[0058] 图1是绘示本发明的实施例的半导体存储器装置的区块图。但是，此处所示的闪 速存储器的结构仅为例示，本发明未必限定于此种结构。
[0059] 本实施例的闪速存储器100包括：存储器阵列110,形成有以行列方向排列的多个 存储元件；输出/输入缓冲器120,连接于外部输出/输入端子1/0,保持输出/输入数据； 地址寄存器130,接收来自输出/输入缓冲器120的地址数据；数据寄存器140,保持输出/ 输入的数据；控制器（controller) 150,提供控制信号C1、控制信号C2、控制信号C3等，该 控制信号C1、控制信号C2、控制信号C3等是基于来自输出/输入缓冲器120的命令数据 (commanddata)及外部控制信号（例如芯片使能（chipenable)或地址锁存使能（address latchenable)等）来控制各部分；字线选择电路160,对来自地址寄存器130的行地址信 息Ax进行解码（decode)，并基于解码结果来进行存储器区块的选择及字线（wordline)的 选择等；传感电路170,保持经由位线而读出的数据，或者保持经由位线而写入的数据等； 列选择电路180,对来自地址寄存器130的列地址信息Ay进行解码，并基于该解码结果来进 行位线的选择等；以及内部电压产生电路190,生成数据的读出、编程及擦除等所需的电压 (例如编程电压Vprog、通过电压Vpass、读出电压Vread、擦除电压Vers等）。
[0060] 存储器阵列110具有沿列方向配置的多个存储器区块BLK(0)、BLK(l)、…、 BLK(m)。在区块的一个端部，配置有传感电路170。但是，传感电路170也可配置在区块的 另一端部或者两侧的端部。
[0061] 如图2所示，在1个存储器区块内，沿行方向排列有n个NAND型的串NU。IfNAND 型的串NU包括串联连接的8个存储元件MCi(i= 0、1、