三维半导体存储器结构及相应的方法与装置的制造方法

三维半导体存储器结构及相应的方法与装置的制造方法
【专利摘要】本发明提供了一种3D半导体存储器中的LC模块的布局设计配置，其避免大的段差高度。此布局设计配置建立绝缘/导电层对，其中邻近的对在高度上的差异不超过两个绝缘/导电层对的厚度。
【专利说明】
H维半导体存储器结构及相应的方法与装置
技术领域
[0001] 本发明通常是有关于半导体装置，且特别是有关于H维内存模块的形成。
【背景技术】
[0002] 随着半导体存储器的密度增加，二维结构不再能符合特定需求。因此，虽然制造 H 维存储器的工艺有其特有的问题，但H维存储器变成越来越已知及重要。一种建立H个维 度中的存储器结构的方法，涉及到形成配置在阶梯式结构的水平层中的存储器元件，然后 通过连接此些层至一个具有配置在接触开口中的垂直导电元件的控制层，来提供接达至此 些层的导电表面层级。阶梯式结构可通过事先安装绝缘及导电材料的交替层而形成。接着， 连续的掩模/曝光/刻蚀步骤可利用在刻蚀步骤之间渐进式地被剥蚀光刻胶而被执行。执 行单一地增加深度的刻蚀，建立阶梯式结构的多个步骤。当刻蚀步骤的数目大时，送个方法 形成在半导体结构中的邻近表面的层级之间的大的不连续性（discontinuity)。送些大的 不连续性可使关键尺寸被影响，因而降低一接触图案化覆盖容限（margin)及产生一不必 要的蚀穿（etch-throu曲）的议题。
[0003] 因此，需要一种与现有技术不同的半导体结构及方法，使邻近的导电表面层级之 间不会产生大的不连续性的多层半导体结构。对于层数越多层的工艺而言，其需求更迫切。

【发明内容】

[0004] 本发明通过提供一种包括多个LC模块的H维半导体存储器结构来处理送些及其 他需求，送些模块包括数个接触垫及数个供接触垫用的逐层开口部。此些LC模块被配置在 多个层级（level)上，每个层级是由一个或多个对的导电材料及绝缘材料（OP层对）交替 层所形成，其中在邻近层级的表面之间的一高度差异不超过两个OP层对的一厚度。
[0005] 于此所掲露的本发明的特定实施例包括8个或更少的LC模块。本发明的其他例 子包括8个LC模块W上。LC模块可指定为奇数或偶数，零编号的LC模块指定成为偶数。
[0006] 依据一例子，在连续编号的LC模块的表面之间的一高度差异为一个OP层对的一 厚度。
[0007] 依据一例子，零编号的LC模块的表面是最高表面层级，而最高编号的LC模块的表 面是最低表面层级。在一个例子中，奇数表面或表面层级并列地被聚集，而偶数表面或表 面层级并列地被聚集，W能使具有最高的奇数的表面或表面层级邻近具有最高的偶数的层 级。
[0008] 本发明的一实施样态包括一种形成供一H维半导体存储器用的一集合的LC模块 的方法。此方法的一个实施例包括提供一个半导体堆叠于一基板上，此堆叠包括一厚绝缘 层，其厚绝缘层上形成交替导电/绝缘材料层对（OP层对）。在一个实施例中，此方法定义 多个刻蚀位置。在半导体堆叠上执行一序列的刻蚀W建立多个不同的表面或表面层级（于 刻蚀位置），W使没有邻近的表面或表面层级在高度上差异了两个OP层对的一厚度W上。
[0009] 在一个例子中，此方法适合于建立对应于一些刻蚀位置（等于2的乘幕）的LC模 块。此方法的实施例可建立任何偶数的刻蚀位置，或可建立任何奇数的刻蚀位置。
[0010] 虽然为了语法的流畅性与功能性的解释，已经或将说明此装置及方法，但我们明 确地理解到权利要求（除非W其他方式表示）不应当被解释为W任何方式受限于"手段" 或"步骤"限制的构造，但在等效设计的司法原则之下，将是符合由权利要求所提供的意 思的完全范畴及定义的等效设计。
[0011] 于此所说明或参考的任何特征或特征的组合，包括在本发明的范畴之内，只要包 括在任何送种组合的特征并未与将从上下文、送个说明书与本领域技术人员的知识可清楚 理解到的相互不一致的话。此外，说明或参考的任何特征或特征的组合，可W从本发明的任 何实施例中明确排除在外。为了总结本发明的目的，说明或参考本发明的某些实施样态、优 点及崭新的特征。当然，我们应理解到，在本发明的任何特定实施例中，不需要具体化所有 送种实施样态、优点或特征。本发明的额外优点及实施样态，在W下详细说明及随后的权利 要求中是显而易见的。
【附图说明】
[0012] 图1为由交替绝缘/导电层（OP层对）所组成的一种现有技术的H维半导体存储 装置的一部分的剖面图；
[0013] 图2为显示一在邻近的OP层对的层级之间的大差异的图1的现有技术结构的一 部分的详细视图；
[0014] 图2A为依据现有技术的在处理W准备接触开口的形成之后的图2的结构的示意 图；
[0015] 图2B显示在接触开口的形成之后的图2A的现有技术结构；
[0016] 图2C为显示接触垫及供接触垫用的逐层开口部的一 LC模块的一详细示意图；
[0017] 图3为八个OP层对的一未处理的半导体堆叠 W及一第一刻蚀步骤的详载的剖面 图；
[0018] 图4显示被应用至图3的结构的第一刻蚀步骤的一结果，并包括一第二刻蚀步骤 的详载；
[0019] 图5为被应用至图4的结构的第二刻蚀步骤的一结果呈现，更进一步指示一第H 刻蚀步骤；
[0020] 图6为八个OP层对的一未处理的半导体堆叠 W及与图3中所载明的不同的一第 一刻蚀步骤的详载的剖面图；
[0021] 图7显示被应用至图6的结构的第一刻蚀步骤的一效果，并载明一第二刻蚀步 骤；
[0022] 图8显示第二刻蚀步骤的一结果并指示待被应用至图7结构的一第H刻蚀步骤；
[0023] 图9说明在应用第H刻蚀步骤之后的图8的结构的一外观，藉W说明在邻近层级 之间的一最大差异为两个OP层对的一厚度；
[0024] 图10为说明用W形成具有八个OP层对的图9的结构的一掩模/曝光/刻蚀工艺 的一实施例的流程图；
[00巧]图11为说明用W形成具有一任意数的OP层对的H维存储器结构的一般的掩模/ 曝光/刻蚀工艺的一实施例的流程图；
[0026] 图IlA为显示在图11的实施例中的一步骤的细节的流程图；
[0027] 图12为依据第11及IlA图的实施例的十个OP层对的一未处理的半导体堆叠 W 及一第一刻蚀步骤的详载的剖面图；
[0028] 图13显示第一刻蚀步骤的一结果并指示待被应用至图12的结构的一第二刻蚀步 骤；
[0029] 图14为第二刻蚀步骤的一结果W及关于待被应用至图13的结构的一第H刻蚀步 骤的一规定的剖面图；
[0030] 图15为被应用至图14的结构的第H刻蚀步骤的一效果的表现，藉W显示一特定 第四刻蚀步骤；
[0031] 图16显示将第四刻蚀步骤应用至图15的结构的一结果，藉W显示在邻近层级之 间的最大的层级差异为两个OP层级对的一厚度；
[0032] 图17说明具有11个OP层对的一半导体堆叠并载明一第一刻蚀步骤；
[0033] 图18显示第一刻蚀步骤的结果并说明待被应用至图17的结构的一第二刻蚀步 骤；
[0034] 图19显示对于图17的结构应用前两个刻蚀步骤的效果并载明一第H刻蚀步骤；
[0035] 图20说明第H刻蚀步骤的结果并指示待被应用至图19的结构的一第四刻蚀步 骤；及
[0036] 图21显示针对图20的结构执行的第四刻蚀步骤的一最后结果，藉W说明在邻近 层级之间的一最大差异为两个OP层对的一厚度。
[0037] 【符号说明】
[003引 L(O)至 L (7);层级
[0039] CO(O)至 CO (7);接触开口
[0040] P(0)、P(2)、P(3)、P(4);位置
[0041] 邸（1)、邸似、邸(4)、邸做；刻蚀深度
[0042] LC (0)至 LC (7) ; LC 模块
[004引 100 ;阶梯式结构
[0044] 102 ;基板
[004引 110;部分
[0046] 115 ;氧化物层/基底层/绝缘材料
[0047] 120、121 ;绝缘材料/绝缘层/氧化物层
[004引 122 ;上部边界
[0049] 125 ;导电（多晶娃）层/导电材料
[0050] 130 =OP 层对
[0051] 135、145 ;软性着陆垫
[0052] 140;宽度
[0053] 150 ;锥度
[0054] 151 ;锥状表面
[00巧]155 ;刻蚀后关键尺寸巧CD) /宽度 [0056] 160 :堆叠
[0057] 165 ;氮化娃（SiN) /SiN 材料 /SiN 层
[0058] 166 ;停止层
[005引 167 ;间隙壁/间隙壁材料
[0060] 170; LC 氧化膜
[0061] 175;C0SiN 薄膜
[006引 180; CO氧化膜
[0063] 200、600 ;掩模
[0064] 205、215、225、305、315、325 ;开口部
[006引 210 ;第二掩模
[006引 220 ;第H掩模
[0067] 300、310、320 ;配置
[0068] 400、410、415、420、500、505、510、515、520、522、525、530 ;步骤
[0069] 605、615、625、635 ;虚线矩形
[0070] 610、620、630 ;掩模配置
【具体实施方式】
[0071] 本发明的例子现在将说明并显示于附图中，本发明的实例在某些实施例中是按照 一定比例被解释，而在其他实施例中，对每个实例而言则否。在某些实施样态中，在附图及 说明中的类似或相同的参考标号的使用表示相同，类似或相似的组件及/或元件，而依据 其他实施例，相同的使用则否。依据某些实施例，方向用语的使用，例如，顶端、底部、左、右、 向上、向下、在上面、在上方、在下面、在下方、后及前是照字面意义地被解释，而在其他实施 例中，相同的使用则否。本发明可与传统上使用于现有技术中的各种集成电路制造及其他 技术相关联而被实行，且于此包括仅如此多的通常实行的工艺步骤，如必须提供本发明的 理解。本发明一般在半导体装置及工艺的领域中具有适用性。然而，对于说明的目的而言， 下述的说明关于H维半导体存储装置及制造的相关方法。
[0072] 更特别是参见附图，图1 W剖面显示一种现有技术的H维半导体存储装置的一部 分，特别是，一种包括接触垫及供接触垫（LC模块）用的逐层开口部的集合的结构100。
[0073] 所显示的结构100的一部分110的细节显示于图2中，图2中的一基板102由譬如 来自元素周期表的IVA族的材料的原子所组成。错及娃为典型的例子。可形成一基底层的 绝缘材料（例如，氧化物）115的一相当厚的层，可被沉积在基板102上，W及导电材料125 及绝缘材料120的一种阶梯式的交替层可形成于氧化物层115上。导电层125可由任何适 当的导电材料（譬如多晶娃）所组成，导电材料于此可被称为多晶娃；绝缘层120可由任何 适当的绝缘材料所组成，譬如氧化物，例如，娃的氧化物，例如Si化、SiOC或SiOF。导电及绝 缘材料的交替层对于此可被称为OP层对130。八个送种OP层对130显示于图2中，虽然层 对的数目可能大于或小于八，例如2、4、16、32，或者在某些实施例中更多。导电（多晶娃） 层125的厚度范围可在大约15nm与大约30nm之间，一般大约是20nm ;绝缘（氧化物）层 120的厚度范围可在大约20nm与大约50nm之间，其中典型的厚度为大约40nm。在工艺考 虑上,巧上绝缘层121与基底层115可比氧化物层120厚。
[0074] 图1及图2的结构可通过遮蔽、涂敷光刻胶、刻蚀、回蚀光刻胶步骤，W及重复送些 步骤而建立，用W形成OP层对的不同的表面层级或一需要数目（例如，八）的表面，送可被 称为接触垫或软性着陆垫135(因为在OP层对的上建立开口部的刻蚀步骤必须"着陆"在 接触垫上，如下参考图2A及图2B所述）。在不造成混淆的情况下，OP层对的表面于此也可 W简单地被称为"层级（levels)"或"表面"。
[00巧]一 OP层对可包括一上层及下层，其中上层为一绝缘层，而下层为一种具有实质上 没有电性连接至任何其他导电层的导电层。稍后的制造步骤（W下参考图2A及图2B)可 形成垂直导电结构，用于建立与个别导电层的连接（也就是，连接至软性着陆垫135)，W作 为H维存储器结构的一部分。软性着陆垫135 (除了一最低的软性着陆垫145 W外）具有 一宽度140,其例如可具有大约150nm的一典型数值，实施例中，宽度140的范围例如可从大 约100皿至大约250皿。
[0076] 为了便利性起见，刻蚀位置（其可对应至软性着陆垫）在图2及后来的图示中被 标示为P(O)、P(I)、…、p(7)。于每个位置的刻蚀的深度决定关于各个软性着陆垫的一层 级。层级在目前的例子（图2)中被标示为L(0)、L(1)、…，L(7)，于此L(i)表示通过形成 第i层级的一刻蚀工艺而移除的OP层对的数目。
[0077] 如图1及图2所显示的，此结构100包括一位于层级L(O)的OP层对130的大的 (也就是，相当高的）堆叠 160,也就是，设置于位置P (0)的最高层级，其与配置于层级L (7) 的一特定软性着陆垫145邻接，也就是，位于阶梯式的刻蚀位置P (7)的最低层级。层级L (0) 及L(7)的并列导致一最大的层级差异（也就是，高度差异），在目前例子中等于走个OP层 对的厚度。更一般而言，当使用一些OP层对（N个OP层对）时，在L(O)与L(N-I)之间的 送个最大层级差异为（N-I) X (OP厚度）。
[0078] 高堆叠 160可关联至一锥度150,锥度150具有范围在大约0度（没有锥度）至 大约1至3度之间的垂直的角度。圆锥角的数值的控制是困难的，且圆锥角的任何正值可 被视为是寄生的。一正圆锥角必然地产生了最低软性着陆垫145的一后刻蚀关键刻蚀尺寸 巧CD) 155的减缩，ECD缩小了约表示为数量（N-I) X (圆锥角）X (OP厚度）。也就是，最低 软性着陆垫145的宽度155可少于（例如，大幅地少于）其余软性着陆垫135的宽度140。 缩小的宽度155必定增加了正确地置放一与最低软性着陆垫145接触的垂直连接结构的困 难。未能达到送种配置可能会导致存储器装置的制造中的一缺陷。
[0079] -种刻蚀W建立阶梯式结构100的现有技术方法采用走个连续刻蚀步骤，因 为每组的OP层对130个别地被刻蚀。举例而言，参考图2,于此走个刻蚀的位置为编号 P (0) -P (7)，送种方法的一实施例可移除在位置P (7)中的一个OP层对130,光刻胶可被 回蚀，且一个OP层对130可在位置P(6)-P(7)中被移除。送些程序可通过移除在位置 P(5)-P(7)的一额外OP层对130而重复。最后，走个送种刻蚀步骤移除在位置P(7)中的走 个OP层对130,六个OP层对130在位置P (6)中被移除，等等，其中在位置P(I)中的单一 OP层对130于第走刻蚀步骤被移除。于此例子中，位于位置P(O)的层级并未被刻蚀。
[0080] 图2A与图2B显示应用至图2的现有技术结构W建立促进与软性着陆垫135的电 性连接的接触开口的处理步骤的结果。如图2A所示，工艺步骤可包括W譬如一层的氮化娃 (SiN) 165覆盖图2的结构。SiN可作为软性着陆垫的上表面上面的一停止层166的功能， 且可作为在软性着陆垫的侧面上的一间隙壁167的功能。接着，一氧化物层（可被称为LC 氧化膜170)可被覆盖在SiN层165上。对LC氧化膜170进行一化学机械平坦化（CMP)步 骤可为沉积另一层的SiN作准备，另一层于此被称为接触开口（CO)SiN薄膜175。更进一步 的，氧化物层，例如CO氧化膜180,可被沉积在CO SiN薄膜175上，且此结果可通过CMP平 坦化而达成。
[00引]图2B显示图2A的结构中的接触开口 C0(0)、C0(1)、…、C0(7)的形成的结果。此 形成可通过包括数个刻蚀步骤的光刻方法而达成，此些刻蚀步骤包括一个形成接触开口的 一上部的第一刻蚀步骤。可使用CO SiN薄膜175作为一停止层的第一刻蚀步骤可形成数 个如图2B所显示的具有实质上垂直的笔直侧面的接触开口。然后，一第二刻蚀步骤可移除 已经通过第一刻蚀步骤而露出的CO SiN薄膜175,且一第H刻蚀步骤可移除在COSiN薄膜 175之下的LC氧化膜170的材料，第H刻蚀步骤终结在SiN停止层166上。一第四刻蚀步 骤可击穿SiN停止层166及每个下层的氧化物层120, W建立供软性着陆垫用的逐层接触开 口。软性着陆垫（也就是，接触垫）与供软性着陆垫用的接触开口可被视为LC模块LC(0)、 LC(I)、…、LC(7)。图2B的结构包括八个送种LC模块。
[0082] 代表LC模块LC (3)的细节显示于图2C中，图2C显示一 LC模块（例如，LC做）包 括一由导电层125所组成的接触垫，导电层125为OP层对130的一部分，OP层对130也包 括一绝缘层120。一般而言，绝缘层120的一上部边界122于此可被称为一 LC模块的一表 面、层级或表面层级。SiN材料被显示且被表示成SiN间隙壁材料167与SiN停止层166。 当W导电材料填满时，接触开口 CO(3)(也就是，一逐层开口部的一例子）提供一电性连接 至接触垫（也就是，软性着陆垫）。
[0083] 关于图2B所显示的例子，第四刻蚀步骤成功地到达导电层125 W形成LC模块 LC(O)。于此例子中的相同的第四刻蚀步骤成功地建立LC模块LC(I)、LC (2)、…、LC (6)。然 而，LC(7)的形成被高堆叠160的侧壁上的SiN材料165的覆盖（图2)的锥状表面151 (图 2A)所阻碍。因此，第四刻蚀步骤可能（如图2B所显示的）无法到达对应于LC(7)的导电 层125。在其他例子中，第四刻蚀步骤可能只建立一 LC(7)上的局部软性着陆。在任一情况 下，W导电材料的后来填满接触开口 CO (0)-CO (7)可能无法建立与#7软性着陆垫的电性连 接，送结果是可建构一高电阻连接，或甚至一孔洞，藉W导致位于C0(7)的底部的一所谓的 盲孔。本发明的一个目的是说明一种消除前述困难的方法。
[0084] 回至图2,所显示的阶梯式结构可由不是走个，而只有H个刻蚀步骤所构成，如图 3-图5所显示的。送些图所显示的H个步骤工艺W OP层对130的一未处理的堆叠开始，女口 图3所示。位置P(0)-P(7)在此图中被标示，在执行任何刻蚀步骤之前，每个位置与其的一 层级L(O)相关。一第一掩模/曝光/刻蚀程序通过使用一掩模200而针对图3的结构执 行，掩模200的特征为；数个开口部205及一刻蚀深度邸（1)，其中表示法邸(i)表示i个 OP层级是待通过刻蚀程序而移除。第一程序（具有一刻蚀深度邸(1))从堆叠（例如，位置 P (1)、P (3)、P (5)、P (7))的交替的位置移除OP层对130的一个（也就是，最上面的）。此 种第一程序的结果显示于图4中。如所显示的，位置P(1)、P(3)、P(5)及P(7)具有被移除 的一个OP层（W L(I)表示）；剩下的位置不具有被移除的OP层（W L(O)表示）。
[0085] -第二掩模/曝光/刻蚀程序使用一个第二掩模210,第二掩模210具有覆盖两个 刻蚀位置及一刻蚀深度邸(2)的开口部215。送个程序从在位置P(2)-P(3)及P(6)-P(7) 中的OP层对的两个层级移除材料。第二刻蚀的结果显示于图5中，其中位置P(1)及P巧） 被刻蚀至层级1(1)，位置P (2)及P (6)被刻蚀至层级L (2)，而位置P (3)及P (7)被刻蚀至 层级L (3)。位置P (O)及P (4)尚未被刻蚀。
[0086] 使用具有一开口部225及一刻蚀深度邸(4)的一第H掩模220的一最后的掩模/ 曝光/刻蚀步骤，从四个邻接的位置P (4) -P (7))移除材料。
[0087] 刚才说明的H个刻蚀步骤导致一实质上相同于如图2所示的结构。
[0088] 如刚才所说明的应用至八个OP层对的H个步骤的程序，可W-直接方式类推至 供16个OP层对用的四个步骤程序。同样地，举例而言，对具有32、64及128个OP层对的 结构而言，可能分别需要5、6及7个步骤。一般而言，当N为2的乘幕时，N个层级所需要 的刻蚀步骤的数目为Iogz(N)D
[0089] 虽然此程序可减少必须形成LC模块的刻蚀步骤的数目，但它的使用并未减少在 邻近的软性着陆垫位置之间的大型的最大层级差异。也就是，送个程序并未解决上面所略 述的最大的层级差异问题。
[0090] 本发明说明采用一崭新的布局配置及刻蚀程序的一种设计，此设计导致一种具有 数个LC模块的变化结构，LC模块具有两个OP层对的一最大的邻近导电表面或层级差异。 送个配置实质上可消除ECD 155中的缩减（图2)。因此，此配置可消除如上所述参考图2B 中的C0(7)/LC(7)的刻蚀步骤的过早中止。变化结构实质上维持与图1及图2所显示的结 构相同的功能，同时提供超越现有技术结构的一个或多个优点。
[0091] 对八个软性着陆垫的情况而言，依据本发明的刻蚀程序的一个例子的一个实施例 总结于图10中的流程图中。此实施例于步骤400,通过提供一个半导体堆叠开始，半导体堆 叠包括一基板、一基底层及如上所述所建构的多个OP层对。软性着陆垫的位置P (0)-P (7) 于步骤405被标示。
[0092] 送种堆叠的一例子显示于图6中，其中标示有对应于待形成的软性着陆垫的刻蚀 位置P (O)-P (7)。在开始刻蚀之前，零化(0))的一层级被表示在每个位置P (O)-P (7)中。
[0093] 于步骤410,执行一第一掩模/曝光/刻蚀程序W移除位置P (4) -P (7)中的一个OP 层。依据具有一开口部305及一标示的刻蚀深度邸（1)的一配置300(如图6所示），掩模 /曝光/刻蚀步骤被设计成用于移除材料的一个OP层。此图表示材料直接在开口部305之 下的区域中待被移除。在移除之后，此结构如图7所显示，其中位置P(0)-P(3)已被刻蚀至 层级L (0)(也就是，未被刻蚀），且位置P (4) -P (7)已被刻蚀至层级L (1)(也就是，一个OP 层对已被移除）。
[0094] 于步骤415,执行一第二掩模/曝光/刻蚀操作，依据一配置310 (图7)移除两个 OP层，配置310表示依据具有一刻蚀深度邸(2)的开口部315的材料的移除。也就是，两个 OP层对从位置P(I)、P (3)、P (4)及P (6)待被移除。移除的结果显示于图8,其中位置P (2) 及P (0)尚未被刻蚀（层级为L (0))，位置P (5)及P (7)已被刻蚀至层级L (1)，位置P (1)及 P (3)已被刻蚀至层级L (2)，而位置P (4)及P (6)已被刻蚀至层级L (3)。
[0095] 可于步骤420执行一最后的掩模/曝光/刻蚀程序，此程序依据包括具有一刻蚀 深度邸(4)的一开口部325的一配置320 (图8)来移除四个OP层对。也就是，材料是从位 置P (2)-P (5)被移除。此移除产生图9所显示的结果，其中位置P (O)-P (7)被刻蚀至各个 层级L(O)、L (2)、1(4)、U6)、1(7)、L巧）、L (3)及L(I)。在任何两个邻近的位置之间的高 度差异，为一个OP层厚度或两个OP层厚度。
[0096] 图9的例子也证明在连续编号的层级（也就是，各个位置P(3)及P(4))中的U6) 及L(7))之间的层级差异等于1，对应于一个OP层对的厚度。又，L(O)被注意到是最高（也 就是，最高）层级或表面，及最高编号的层级或表面，L(7)被注意到是最短（也就是，最低） 层级或表面。图9中的奇数层级或表面并列地被聚集，偶数层级或表面也是如此。最高的 奇数层级或表面（也就是，1(7))及最高的偶数层级或表面（也就是，U6))并列被安置。 又，最低的奇数层级或表面（也就是，L(I))与零编号的层级或表面（也就是，L(O))被安置 成彼此相距最远。
[0097] 虽然刚刚提供的例子应用至具有八个LC模块的结构，但是于此所掲露的此方法 可被采用在具有无论多少个的OP层对的结构上。
[0098] 可被使用W处理具有无论多少层对的一堆叠的方法的一个实施例的概要出现在 图11的流程图中。依据所显示的实施例，于步骤500,提供包括一基板、一基底层及交替导 电/绝缘层（例如OP层对）的一半导体堆叠。于步骤505,决定一些软性着陆垫（表面或 层级），N，定义软性着陆垫（表面或层级）位置，且计算出一些刻蚀步骤，M，于此
[0099] M = [10邑2 闲
[0100] 于其中[...]表示"大于或等于的最小整数"。于步骤510,可方便地将软性着陆 垫位置表示为P(O)、P(I)、…、P (N-I)并将送些号码安排为一表中的第一列。
[0101] 于步骤515,做出关于N是否为奇数或偶数的判定。当N为偶数时，刻蚀的深度整 数的一列表于步骤520中形成W下配置：
[010引 1、3、…、N-UN-2、…、4、2、0
[0103] 于此，注意N-I为奇数而N-2为偶数。刻蚀的深度整数表示于每个软性着陆垫位 置P(0)、P(1)、…、P(N-I)待被执行的刻蚀邸(.）的层级（W0P层对的数目测量）。方便 的是将层级号码配置在表格形式中，其通过将它们插入作为于步骤510所建构的表的第二 列。如所建构的，此表列出第一列中的软性着陆垫位置；第二列表示于每个位置待被执行的 刻蚀的深度。
[0104] 当N为奇数时，整数的一列表于步骤522 W-类似的（但不同的）配置形成：
[010引 1、3、...，N-S'N-l、…、4、2、0
[0106] 于此，注意N-2为奇数，而N-I为偶数。如前，当软性着陆垫的数目为奇数时，刻蚀 的深度整数表示软性着陆垫位置的层级。
[0107] 关于N= 10(偶数）及N= 11(奇数）的例子显示于各个表1及2中，其中依据 步骤510,送些表中的第一列确认一刻蚀位置（也就是，一软性着陆垫位置），而送些表中的 第二列定义关于表示的位置的一层级（参照步骤520及522)。
[010引 表1
[0109]
阳110] 表2
[0111]
[0112]
[0113] 于步骤525,刻蚀的深度整数被表示为M位二进制数，其被插入作为刻蚀深度列 EDC )成为于步骤520或522开始的表。
[0114] 一 M位二进制整数q，可从0至M-I取数值，对M = 5而言，譬如可W二进制形式被 表示为b***ib。，其中每一个"b"数字不是0就是1。送种表现被解释成如下意义
[0115] q = b〇 X 2°+bi X 2i+b2 X 22+. . . +b* X
[0116] 也就是，每个二进制数与在q的二进制表现中的2的乘幕（1、2、4、8、…）相关。 当M = 5时，b4为最显著的二进制数；b。为最小显著的二进制数。举例而言，如果q = 21， 则其二进制表现为10011 (也就是，16+化1)。
[0117] 关于在表1中所表示的例子，N = 10,而M = 4。关于每个刻蚀的深度整数的二进 制表现，被表示在具有形成此表的最后四个列的刻蚀深度巧D)列的一栏中。最显著的数字 被设置于第H列；最小显著的数字被设置于此表的最后列。依据与每个刻蚀的深度整数的 表现的数字相关的2的乘幕，刻蚀深度列在此表的第一栏中贴上标签邸(8)、邸(4)、邸(2)、 邸（1)。
[0118] 同样地，在表2例子中，N= 11而且，再者M = 4。关于刻蚀的深度整数的二进制 表现被加至此表用WW-种类似于在表1的构造中所采用的方式建立四个刻蚀深度列。
[0119] 依据二进制数的列，掩模/曝光/刻蚀程序接着于步骤530通过刻蚀而依序被执 行。M个刻蚀步骤被执行（在表1及表2中，M = 4)，其中每个刻蚀步骤对应于此表中的一 刻蚀深度列。于每个步骤待被刻蚀的位置W在每个刻蚀深度列中的一"1"表示。刻蚀的 深度是于每个步骤依据在OP厚度的单元中所测量的刻蚀深度列（也就是，2的乘幕）的标 签（1油el)而被执行。
[0120] 依据一个例子，步骤530的细节被显示为在图IlA中的流程图。于步骤532,此表 中的刻蚀深度列的其中一个被选择，而于步骤534,于具有刻蚀深度列中的一"1"的位置 执行一刻蚀到达一W刻蚀深度列的标签（也就是，2的乘幕）所表示的深度。如果于步骤 536,每一次检查所有刻蚀深度列尚未被选择，则于步骤538选择一不同刻蚀深度列（也就 是，一刻蚀深度列尚未被选择）。于步骤534,重复此工艺，直到刻蚀已被执行对应于所有刻 蚀深度列为止。
[0121] 使用N(例如，N = 10)的偶数值的一个例子显示使用表1及图12-图16, W定义 刻蚀的顺序的方法的一实施例。于此例子中，包括10个OP层对的半导体堆叠显示于图12 中。刻蚀位置P(〇)-P(9)被标示。首先，刻蚀深度被注意到是1(0)，对应于没有已被执行的 刻蚀。
[0122] 在图IlA的流程图W后，于步骤532选择在表1中标示邸（1)的刻蚀深度列，且依 据显现在刻蚀深度列邸(1)中的每个"1"准备一掩模600(图12)。待被刻蚀的软性着陆 垫位置W图12中的虚线矩形605表示。于步骤534完成此刻蚀。第一刻蚀从位置P (5) -P巧） 移除一层的材料，如图13所示。
[0123] 于步骤536,我们可注意到不是所有的刻蚀深度列都尚未被选择，所W于步骤 538,通过选择譬如标示为邸(2)的刻蚀深度列继续此工艺，ED (2)具有在位置P(I)、P (3)、 P(6)及P(S)中的一些刻蚀深度列。因此，于步骤534,建构出一掩模配置610(图13)，且基 于虚线矩形615执行深度2的刻蚀，藉W从位置P (1)、P (3)、P (6)及P (8)移除2个OP层 对。第二刻蚀的结果显示于图14中，图14显示位置P(O)、P(2)及P(4)尚未被刻蚀（也就 是，层级L (0))，位置P巧）、P (7)及P (9)已被刻蚀至层级L (1)，位置P (1)及P (3)已被刻蚀 至层级L (2)，W及位置P (6)及P (8)已被刻蚀至层级L (3)。
[0124] 通过使用表1中的标示邸(4)的刻蚀深度列，W-种类似的方式继续，依据W图14 中的虚线矩形625表示的掩模配置620执行一第H刻蚀（也就是，一四个层级刻蚀）。第H 刻蚀步骤的结果显示于图15中。
[01巧]最后，依据包括一虚线矩形635的一掩模配置630,通过使用表1中的标示邸(8) (也就是，刻蚀深度为8)的刻蚀深度列中的郝些执行一第四刻蚀步骤。最后的刻蚀结果显 示于图16中。如前，没有层级的高度与一邻近层级的高度差异了 2个OP厚度W上。
[0126] 图17-图21显示针对包括11个OP层对的一半导体堆叠所执行的一序列的刻蚀 的结果，如于此参考表2所说明的。此实施例使用N(N=Il)的奇数值并遵循类似于上述 参考图IlA及第12-16图所说明的郝些的步骤。
[0127] 虽然刚刚提供的例子依一特定顺序（也就是，依序执行深度1、2、4、8的刻蚀）执 行刻蚀，但刻蚀的顺序并非是重要的，且可改变。于此所提供的例子也证明在连续编号的层 级（例如，表1及2中的层级列）之间的层级差异为一个OP层对的厚度。又，在所有情况 中，L(O)被注意到是最高（也就是，最高）层级，及最高编号的层级，L(N-I)被注意到是最 短（也就是，最低）层级。奇数层级并列地被聚集，偶数层级也是一样。最高的奇数层级及 最高的偶数层级同样地并列被安置。此外，最低的奇数层级（也就是，L(I))与零编号的层 级（也就是，L(O))被安置彼此相距最远。
[012引 由实施例所建立的方法实施例及造成的H维半导体存储器结构的例子，证明了上 述所标示的大型的最大的邻近层级差异问题，可通过在既存的工艺中只做出较小的改变而 获得解决。
[0129] 此方法的实施例有效地重新配置软性着陆垫的位置，W及在H维存储器结构的较 高的层（未显示）中的对应的连接点。送个重新配置改善LC模块的可靠度，而不会、或实 质上不会对其的功能具有不利的效果。也就是，对具有N LC模块位置的结构而言，ECD的 缩减被缩小了（N-D/2的系数，从
[0130] (N-I) X (圆锥角）X (OP 厚度）
[0131] 至
[013引 2X (圆锥角）X (OP厚度）。
[0133] 所达成的相对改善随着所采用的层数增加，送是因为在邻近的软性着陆垫层级之 间的高度的最大差异总是2X (OP厚度）。图2中所标示的ECD的缩小藉W实际上被消除， 如同接触图案覆盖容限及不必要的蚀穿的议题的减少一样。
[0134] 虽然于此的说明书表示某些说明的实施例，但我们应理解到送些实施例已经由举 例而非限制地被提供。跟随送个说明书的意义是用于让配合本领域技术人员的知识来解 释而建构的实施例，用于覆盖实施例的所有修改、变化、组合、互换、省略、代用、替代W及等 效设计，达到并不相互排斥的程度，如可落在本发明的精神与范畴之内，并只受限于权利要 求。
【主权项】
1. 一种三维半导体存储器结构，其特征在于，包括： 多个LC模块，该些模块包括： 多个接触垫；及 多个逐层开口部，使与该些接触垫连接，其中： 该些LC模块被配置在多个层级上，各该层级是由一个对或多个对的导电材料及绝缘 材料的交替层所形成，形成该些交替层的该些对为0P层对，其中在邻近层级的表面之间的 一高度差异不超过两该个0P层对的一厚度。2. 根据权利要求1所述的结构，其中该结构包括8个或更少的该些LC模块。3. 根据权利要求1所述的结构，其中该结构包括8个以上的该些LC模块。4. 根据权利要求1所述的结构，其中各该LC模块指定为奇数或偶数，以零标示的该LC 模块指定为偶数。5. 根据权利要求4所述的结构，其中在连续编号的该些LC模块的该些表面之间的一高 度差异为一个该0P层对的一厚度。6. 根据权利要求4所述的结构，其中： 零编号的该LC模块的该表面为最高表面；及 最高编号的该LC模块的该表面为最低表面。7. 根据权利要求6所述的结构，其中该些奇数的该些LC模块并列地被聚集，而该些偶 数的该些LC模块并列地被聚集，以能使具有最高的奇数的该LC模块的该表面邻近具有最 高的偶数的该LC模块的该表面。8. 根据权利要求6所述的结构，其中最低奇数的该LC模块与该零编号的该LC模块被 定位成彼此相距最远。9. 一种形成供三维半导体存储器用的多个LC模块的方法，其特征在于，包括： 提供一个半导体堆叠形成于一基板上，该堆叠包括一基底层及交替排列的导电/绝缘 层，该些导电/绝缘层为0P层对； 定义多个刻蚀位置； 在该半导体堆叠上进行一序列的刻蚀，以暴露位于该些刻蚀位置的0P层对表面的表 面，使任何邻近层级的表面之间的一高度差异都不超过两该个0P层对的一厚度。10. 根据权利要求9所述的方法，其中定义该些刻蚀位置包括指定数个软性着陆垫的 位置。11. 根据权利要求9所述的方法，其中定义该些刻蚀位置包括指定该些刻蚀位置的一 偶数序编。12. 根据权利要求11所述的方法，其中定义该些刻蚀位置包括指定该些刻蚀位置的一 数目序编，该数目为2的全部正数乘幂。13. 根据权利要求9所述的方法，还包括： 依据奇数及偶数的整数来编号导电的该些表面； 将奇数导电的该些表面分组在一起；及 将偶数导电的该些表面分组在一起。14. 根据权利要求13所述的方法，其中该执行包括执行一数目的刻蚀，该数目并非是 该多个刻蚀位置的尺寸的基数2的对数以上。15. 根据权利要求9所述的方法，其中定义该些刻蚀位置包括指定该些刻蚀位置的一 奇数序编。16. -种包括绝缘材料及导电材料的交替对的层的装置，其特征在于，以形成一三维半 导体存储器阵列的多个LC模块，其中： 该些交替对的层形成数个不同的表面；及 没有任何两个邻近的表面在高度差异上的值会大于两该个交替对的导电/绝缘层的 一厚度。17. 根据权利要求16所述的结构，其中该导电材料包括多晶硅。18. 根据权利要求16所述的结构，其中该绝缘材料选自于Si02、SiOC、SiOF及其的组 合。19. 根据权利要求16所述的结构，其中该些交替对的数目为2的正整数乘幂。20. 根据权利要求16所述的结构，其中该些交替对的数目为偶数。
【文档编号】H01L21/768GK105826317SQ201510001701
【公开日】2016年8月3日
【申请日】2015年1月5日
【发明人】杨金成
【申请人】旺宏电子股份有限公司