半导体装置和存储器系统的制作方法

半导体装置和存储器系统的制作方法
【专利摘要】一种半导体装置，包括基板和搭载于该基板的多个非易失性半导体存储器，基板具有第1主面和朝向与第1主面相反侧的第2主面，并包括：第1布线层，其设置于第1主面，搭载多个非易失性半导体存储器；第2布线层，其设置于第2主面；作为内层而形成的多个布线层；以及多个绝缘层，其分别设置于这些布线层之间，形成在比基板的层构造的中心线靠第1主面侧的布线层以及第1布线层的布线密度的平均值即第1平均值与形成在比基板的层构造的中心线靠第2主面侧的布线层以及第2布线层的布线密度的平均值即第2平均值的差的绝对值即第1值为7.5％以下，作为内层而形成的多个布线层中的至少1个布线层的布线密度为80％以上。
【专利说明】
半导体装置和存储器系统
[0001 ] 本申请是于2012年3月1日提交的申请号为201210052225.2、名称为"半导体存储 器系统"的专利申请的分案申请。
[0002] 关联申请
[0003] 本申请享受2011年3月16日申请的日本申请专利编号2011-058140的优先权的利 益，该日本专利申请的全部内容在本申请中援用。
技术领域
[0004] -般地，本实施方式涉及半导体装置和存储器系统。
【背景技术】
[0005] 以前，在形成连接器的基板上，使用装载NAND闪存等的非易失性半导体存储元件 的半导体存储器系统。而且，在半导体存储器系统中，除了非易失性半导体存储元件，还装 载易失性半导体存储元件、控制非易失性半导体存储元件及易失性半导体存储元件的控制 器。
[0006] 这样的半导体存储器系统存在根据其使用环境和规格等制约基板的形状、大小的 情况，例如，存在使用在俯视时呈长方形形状的基板的情况。而且，由于近几年的半导体存 储器系统的小型化的要求，基板倾向于薄型化。由此，在用薄型化的长方形形状的基板时， 要求抑制基板的弯曲。

【发明内容】

[0007] 本发明的实施方式提供了当使用在俯视时为长方形形状的基板时能抑制基板的 弯曲的半导体装置。
[0008] -种半导体装置，其中，包括基板和搭载于该基板的多个非易失性半导体存储器， 所述基板具有第1主面和朝向与所述第1主面相反侧的第2主面，并包括:第1布线层，其设置 于所述第1主面，搭载所述多个非易失性半导体存储器;第2布线层，其设置于所述第2主面； 作为内层而形成的多个布线层；以及多个绝缘层，其分别设置于这些布线层之间，形成在比 所述基板的层构造的中心线靠所述第1主面侧的所述布线层以及所述第1布线层的布线密 度的平均值即第1平均值与形成在比所述基板的层构造的中心线靠所述第2主面侧的所述 布线层以及所述第2布线层的布线密度的平均值即第2平均值的差的绝对值即第1值为 7.5%以下，所述作为内层而形成的多个布线层中的至少1个所述布线层的布线密度为80% 以上。
[0009] -种存储器系统，其中，包括:具备连接器的基板、搭载于所述基板的多个非易失 性半导体存储器、以及与所述连接器连接的计算机，所述基板具有第1主面和朝向与所述第 1主面相反侧的第2主面，并包括:第1布线层，其设置于所述第1主面，搭载所述多个非易失 性半导体存储器;第 2布线层，其设置于所述第2主面;作为内层而形成的多个布线层；以及 多个绝缘层，其分别设置于这些布线层之间，形成在比所述基板的层构造的中心线靠所述 第1主面侧的所述布线层以及所述第1布线层的布线密度的平均值即第1平均值与形成在比 所述基板的层构造的中心线靠所述第2主面侧的所述布线层以及所述第2布线层的布线密 度的平均值即第2平均值的差的绝对值即第1值为7.5%以下，所述作为内层而形成的多个 布线层中的至少1个所述布线层的布线密度为80%以上。
[0010] -种半导体装置，其中，包括:具备能够连接于计算机的连接器的基板、搭载于所 述基板的与所述连接器电连接的驱动控制电路、以及由该驱动控制电路控制的多个非易失 性半导体存储器，所述基板具有第1主面和朝向与所述第1主面相反侧的第2主面，并包括： 第1布线层，其设置于所述第1主面;第2布线层，其设置于所述第2主面;作为内层而形成的 多个布线层；以及多个绝缘层，其分别设置于这些布线层之间，形成在比所述基板的层构造 的中心线靠所述第1主面侧的所述布线层以及所述第1布线层的布线密度的平均值即第1平 均值与形成在比所述基板的层构造的中心线靠所述第2主面侧的所述布线层以及所述第2 布线层的布线密度的平均值即第2平均值的差的绝对值即第1值为7.5%以下，所述作为内 层而形成的多个布线层中至少1个所述布线层的布线密度为80%以上，所述驱动控制电路 被搭载于所述基板的所述第1主面。
[0011] 根据实施方式，提供一种包括基板、非易失性半导体存储元件、粘结部的半导体存 储器系统。基板采用形成有布线图形的多层的构造，在俯视时呈大致长方形形状。非易失性 半导体存储元件在基板表面层侧沿着长边方向排列设置。粘结部使非易失性半导体存储元 件的表面露出，同时被填充在非易失性半导体存储元件之间的间隙、以及非易失性半导体 存储元件和基板的间隙。
[0012] 根据本发明的实施方式，提供了当使用在俯视时为长方形形状的基板时能抑制基 板的弯曲的半导体装置。
【附图说明】
[0013] 图1是显示第1实施方式涉及的半导体存储器系统的构成例的方块图。
[0014] 图2A是显示半导体存储器系统的概略构成的平面图。
[0015]图2B是显示作为其他的例子的半导体存储器系统的概略构成的平面图。
[0016]图3A是图2A显示的半导体存储器系统侧面图。
[0017]图3B是图2B显示的半导体存储器系统侧面图。
[0018]图4是显示基板的层构成的图。
[0019]图5是显示基板的各层的布线密度的图。
[0020] 图6是显示在基板的背面层(第8层)形成的布线图形的图。
[0021] 图7是显示作为比较例的基板的各层的布线密度的图。
[0022] 图8是用于说明在基板背面层(第8层)形成的布线图形的线宽度和间隔的图。
[0023] 图9是显示在NAND存储器的间隙被填充的粘结部的图。
[0024]图10是显示在基板的第7层形成的缝隙的图。
[0025] 图11是显示第2实施方式涉及的半导体存储器系统具备的基板的层构成的图。
[0026] 图12是第3实施方式涉及的半导体存储器系统的搬送方法中使用的保持部件的外 观透视图。
[0027] 图13是显示如图12所示的保持部件在箱子中被收纳的状态的断面图。
[0028]图14是第3实施方式的变形例涉及的保持部件的正面图。
[0029]图15是显示打开如图14所示的保持部件的可动部的状态的图。
[0030] 图16是显示SATA接口的构成例的图。
【具体实施方式】
[0031]以下参照附图，详细地说明实施方式涉及的半导体存储器系统。另外，本发明不限 定于这些实施方式。
[0032]图1是显示第1实施方式涉及的半导体存储器系统的构成例的方块图。半导体存储 器系统100经由SATA接口（ATA I/F)2等的存储器连接接口与个人计算机或者CPU内核等的 主机装置(以下，简称为主机)1连接，用作主机1的外部存储器。作为主机1，可列举出个人计 算机的CPU，静态相机、摄像机等的成像装置的CPU等。而且，半导体存储器系统100经由 RS232C接口（RS232C I/F)等的通信接口 3在调试用机器200间能发送接收数据。
[0033]半导体存储器系统100具备作为非易失性半导体存储元件(元件）的NAND型闪存 (以下，简称为NAND存储器）10、作为控制器的驱动控制电路(元件)4、作为可进行比NAND存 储器10高速的存储操作的易失性半导体存储元件(元件）的DRAM20、电源电路5、状态显示用 的LED6、检测驱动内部的温度的温度传感器7。温度传感器7例如直接或间接地测定NAND存 储器10的温度。驱动控制电路4,在由温度传感器7的测定结果变为预定的温度以上时，限制 向NAND存储器10的信息的写入等，抑制其以上的温度上升。
[0034] 另外，作为非易失性半导体存储元件，可以用层叠型NAND型闪存、ReRAM(电阻变化 式存储器）。而且，作为易失性半导体存储元件，可以用MRAM(磁阻存储器KMRAM可以具有用 于抑制磁向内部的侵入的磁屏蔽部。而且，MRAM自身没有磁屏蔽部时，可以设置覆盖MRAM、 NAND存储器10的周围而抑制磁的侵入的封装(未图示）。
[0035] 电源电路5从由主机1侧的电源电路供给的外部直流电源生成多个不相同的内部 直流电源电压，向半导体存储器系统1 〇〇内的各电路供给这些内部直流电源电压。而且，电 源电路5检测外部电源的上升，生成上电复位(power-on reset)信号，向驱动控制电路4供 给。
[0036]图2A是显示半导体存储器系统100的概略构成的平面图。图3A是图2A显示的半导 体存储器系统100的侧面图。在形成布线图形的基板8上装载电源电路5、DRAM20、驱动控制 电路4、NAND存储器10。基板8在俯视时呈大致长方形形状。在呈大致长方形形状的基板8的 一方的短边侧，设置可与主机1连接的连接器9。连接器9用作上述的SATA接口 2、通信接口 3。 连接器9用作向电源电路5供给从主机1输入的电源的电源输入部。连接器9是例如LIF连接 器。另外，在连接器9中，形成从沿着基板8的短边方向的中心位置偏离的位置的缝隙9a，与 在主机1侧设置的突起(未图示)等互相嵌套。由此，能防止半导体存储器系统100正反逆向 卸装。
[0037]基板8成为重叠形成合成树脂的多层构造，例如成为8层构造。另外，基板8的层数 不限定为8层。图4是显示基板8的层构成的图。在基板8,以在合成树脂构成的各层(绝缘膜 8a)的表面或内层中的各种形状形成作为布线层8b的布线图形。例如用铜形成布线图形。经 由在基板8形成的布线图形，在基板8上装载的电源电路5、DRAM20、驱动控制电路4、NAND存 储器10之间电连接。而且，基板的表面(第1层侧)和背面(第8层侧)覆盖作为保护膜的阻焊 剂8c〇
[0038]图5是显示基板8的各层的布线密度的图。在这里，相比于基板8的层构造的中心线 30(也参照图4)从表面层侧形成的第1层到第4层称为上层，相比于中心线30从表面层侧形 成的第5层到第8层称为下层。
[0039]如图5所示，在基板8的各层形成的布线层8b用作发送接收信号的信号层、接地和 成为电源线的平面层。并且，在各层形成的布线图形的布线密度，即，布线层对基板8的表面 面积占的比例如图5显不。
[0040] 在本实施方式，用作接地的第8层形成为网状布线层而不是平面层，所以将其布线 密度抑制在30~60%。这里，在基板8的上层全部的布线密度为约60%。因此，通过形成第8 层的布线密度为约30%的布线图形，下层全部的布线密度可为约60%，上层全部的布线密 度和下层全部的布线密度能大致相等。另外，第8层布线密度在约30~60%的范围调整，可 与上层全部的布线密度变得大致相等。
[0041] 图6是显示在基板8的背面层(第8层)形成的布线图形的图。如图6所示，在基板8的 背面层(第8层)形成网状的布线图形。由此，通过将基板8的第8层作为网状布线层，相比于 形成平面层，保持布线密度更低。
[0042] 在背面层形成的布线层还要求用作减轻从半导体存储器系统100漏出的并给予其 他装置的噪音的影响的屏蔽层的功能。图8是用于说明在基板的背面层(第8层)形成的布线 图形的线宽度和间隔的图。如图8所示，在基板8的第8层形成线宽度L为0.3mm，线间隔S为 0.9mm的网状布线。这样形成的网状布线中，开口宽度w为0.9 X V^=1.27mm。
[0043] 例如，对作为3GHz的SATA基波那样的高频的噪音的屏蔽效果，如下所述。首先，从 Ofx入X ▲，算出SATA基波的2次高次谐波的1/2波长(入/2)。这里，C是光速，为3.0X 108m/s J是2次高次谐波的频率，为6.0 X 109Hz。e是相对介电常数，为4.6。
[0044] 根据上述条件，A成为23.3mm，1/2波长(A/2)成为11.7mm。即，1/2波长(A/2)成为开 口宽度W(1.27mm)的约10倍。而且，V20 = 1.2mm，与开口宽度W大致变得相等，因此屏蔽效果 成为约-20dB。
[0045]图9是显示在NAND存储器10的间隙被填充的粘结部的图。如图9所示，在NAND存储 器10与基板8的间隙，填充合成树脂材料构成的粘结部31，粘结NAND存储器10和基板8。而 且，粘结部31的一部分从NAND存储器10与基板8的间隙露出。其露出的部分被填充在沿着基 板8的长边方向排列的NAND存储器10之间的间隙。因此，粘结部31使NAND存储器10之间在其 侦腼粘结。另外，粘结部31以不超越NAND存储器10的高度的程度露出，NAND存储器10的表面 露出。而且，在图9,使粘结部31被填充到NAND存储器10的高度中间部左右，然而，也可比这 低，只要粘结部31接触邻接的NAND存储器10之间。当然，可以比图9所示的高度更高地在 NAND存储器10间填充粘结部31。而且，在控制器4和NAND存储器10间，以及控制器4与DRAM20 间也能填充粘结部31。
[0046]图2B是显示作为其他的例子的半导体存储器系统100的概略构成的平面图。图3B 是图2B显示的半导体存储器系统100的侧面图。由此，可在DNAND存储器10与RAM20间填充粘 结部31。
[0047]图10是显示在基板8的第7层形成的缝隙的图。图10显示从背面层侧观看基板8的 状态，省略显示第8层。而且，用虚线显示在表面层侧组装的NAND存储器10。在基板8的第7 层，形成作为布线层的平面层。如图10所示，在基板8的第7层，在作为平面层的第7层的大致 整个区域形成布线图形，并在其一部分设置缝隙32(未形成布线层的部分）。缝隙32,在第7 层的大致整个区域形成的布线图形中，部分地与NAND存储器10的间隙相对设置。
[0048]图7是显示作为比较例的基板的各层的布线密度的图。如图7的比较例所示，在以 前的基板中，第8层设为平面层，所以布线密度成为约90%。为此，下层的布线密度成为约 75%，与上层的布线密度（约60% )的差变大。由于布线密度不同，在基板8的上层全部中占 的绝缘膜8a(合成树脂)与布线部分(铜)的比率变得不同于在基板8的下层全部中占的合成 树脂和铜的比率。由此，在基板8的上层和下层，热膨胀系数也不同。由于热膨胀系数的差 异，随着基板8的温度变化，在沿着基板8的长边方向的表面层侧，容易发生成为凸形状(图3 的上部的凸形状)那样的弯曲。这样的温度变化，在半导体存储器系统100的制造过程中容 易产生。而且，由于近几年的半导体存储器系统的小型化的要求，基板8倾向于薄型化，这样 的弯曲也变得容易发生。
[0049]另一方面，本实施方式中，第8层布线密度在约30~60%的范围调整，上层全部的 布线密度和下层全部的布线密度大致相等，热膨胀系数也变得大致相等。因此，能抑制基板 8发生弯曲。而且，因为从中心线30最远离(也参照图4)的第8层调整布线密度，能更大地生 成用于抑制弯曲的力矩。
[0050] 而且，因为在基板8的第8层调整布线密度，相比于在信号层那样的限制布线布局 的层调整布线密度的场合，布线设计变得容易，实现成本的抑制。
[0051] 而且，因为在相邻的NAND存储器10之间的间隙填充粘结部31，根据粘结部31的结 合力，发生如图9的箭形符号X所示的将NAND存储器10之间拉近的力。因为将所述NAND存储 器10之间拉近的力成为与使第1层侧变成凸形状那样的基板8弯曲的力对抗的力，能抑制基 板8的弯曲的发生。如果填充粘结部31，这样的力发生在控制器4与NAND存储器10间，控制器 4与DRAM20间，以及NAND存储器10与DRAM20间。
[0052] 而且，在基板8的第7层的大致整个区域形成的布线图形中，因为在NAND存储器10 的间隙相对的部分设置，在缝隙32中部分布线图形的结合力变弱。为此，与通过在NAND存储 器10之间的间隙填充粘结部31产生的力(也参照图9的箭形符号X)对抗的力变弱，进一步能 有效地抑制基板8的弯曲的发生。
[0053]另外，本实施方式中，为了调整基板8的下层全部的布线密度，将第8层的布线层设 为网状布线层，然而不限于此，例如可以在直线上形成布线层。而且，调整下层中第8层以外 的层，即从第5层到第7层的布线层的布线密度，可以调整作为下层全部的布线密度。当然， 在从第5层到第8层的全部的层调整布线密度，可以调整作为下层全部的布线密度。
[0054] 而且，形成缝隙32的层不限于第7层。在下层中第7层以外的层，即从第5层到第6层 及第8层可以形成缝隙。
[0055] 图11是显示第2实施方式涉及的半导体存储器系统具备的基板的层构成的图。本 实施方式中，在基板8的第8层的外侧，设置作为第9层的层的最外层。并且，用铜箱覆盖最外 层的整个区域作为屏蔽层。这样，用铜箱覆盖最外层的整个区域，能更可靠地防止来自半导 体存储器系统的噪音的漏出。另外，可用铜箱覆盖比第9层内侧的层的整个区域作为屏蔽 层。
[0056]图16是显示SATA接口 2的构成例的图。在上述实施方式示例的半导体存储器系统 中，存在需要高速信号的传送的情况。为了在传送高速信号时维持信号质量，需要传送线的 特性阻抗的调整、微分模式插入损耗特性中的截止频率的最优化、在传送线插入适当的扼 流线圈的情况。在图16,显示对SATA接口 2的输入端及输出端插入扼流线圈34的例子。另外， 扼流线圈34的插入位置优选地可以是SATA接口 2的输入输出端，但是可在设备(驱动控制电 路4等)的附近。
[0057]图12是第3实施方式涉及的半导体存储器系统的搬送方法中使用的保持部件的外 观透视图。图13是显示如图12所示的保持部件在箱子中被收纳的状态的断面图。本实施方 式中，用保持部件50包装半导体存储器系统100来搬送。保持部件50抑制由时间变化引起的 基板8的弯曲。
[0058] 保持部件50具备夹持部51和连接部52。对1个保持部件50设置2个夹持部51。夹持 部51夹紧沿着基板8的长边方向的部分并保持。为了从两侧保持基板8,对1个保持部件50设 置2个夹持部51。形成断面U字状的夹持部51，在其间隙夹紧沿着基板8的长边方向的部分。 夹持部51，与随着时间变化沿着基板8的长边方向生成弯曲的力对抗，抑制基板8的弯曲。因 此，形成可与弯曲基板8的力对抗的强度的夹持部51。
[0059] 而且，为了抑制基板8的弯曲，优选地，保持基板8的状态下，夹持部51贴紧在基板 8。例如，也可构成为，在夹持部51形成的间隙形成比基板8的厚度略窄，一边扩大其间隙一 边在夹持部51插入基板8。而且，也可构成为，形成与基板8大致相等的宽度、略宽的宽度，在 其间隙简单地插入基板8。
[0060] 连接部52连接2个夹持部51。由此，能将保持部件50-体化。如图13所示，连接部52 在箱子内收纳多个半导体存储器系统100的时候，保持半导体存储器系统100之间的间隔， 在搬送时，还用作缓和加入到半导体存储器系统100的冲击的缓冲部件。
[0061] 另外，在夹持部51，分别形成间隔保持部53。间隔保持部53形成为沿着对夹持部51 设置连接部52的侧的相反侧延伸。如图13所示，间隔保持部53在箱子内收纳多个半导体存 储器系统100的时候，保持半导体存储器系统100之间的间隔，在搬送时，还用作缓和加入到 半导体存储器系统100的冲击的缓冲部件。
[0062] 另外，本实施方式中，尽管说明了夹持部51夹紧基板8,然而，在基板8还组装有例 如电阻、电容器等的电子元件(未图示），NAND存储器10等。因此，在对于基板8的周围部分组 装电子元件等时，形成能共同夹紧基板8与电子元件等的宽度的夹持部51即可。
[0063]图14是第3实施方式的变形例涉及的保持部件50的正面图。本变形例中，夹持部51 构成为具有固定部51a和可动部51b。固定部51a和可动部51b，在相对于夹持部51形成的间 隙的底的部分可以旋转地连接，能开关可动部51b。
[0064] 在各可动部51b，形成关止部55。如图14所示，关止部55在关闭可动部51b的时候互 相卡住，保持可动部51b关闭的状态。而且，可动部51b关闭的状态下，在夹持部51形成的间 隙的宽度保持恒定。
[0065]图15是显示打开如图14所示的保持部件50的可动部51b的状态的图。如图15所示， 通过打开可动部51b，能扩大夹持部51的间隙。扩大夹持部51的间隙的状态下，如果在固定 部51a上载置半导体存储器系统100,关闭可动部51b，相比于一边扩大间隙一边在夹持部51 插入半导体存储器系统100的情况，能容易在保持部件50保持半导体存储器系统100。
[0066]本领域技术人员能容易地导出新的效果、变形例。因而，比本发明广泛的形态不限 于以上表示且记述的特定的详细及有代表性的实施方式。因此，不脱离所附的权利要求及 其等同物定义的概括的发明的概念的精神或范围，可以进行各种改变。
【主权项】
1. 一种半导体装置，其中， 包括基板和搭载于该基板的多个非易失性半导体存储器， 所述基板具有第1主面和朝向与所述第1主面相反侧的第2主面，并包括： 第1布线层，其设置于所述第1主面，搭载所述多个非易失性半导体存储器； 第2布线层，其设置于所述第2主面； 作为内层而形成的多个布线层；以及 多个绝缘层，其分别设置于这些布线层之间， 形成在比所述基板的层构造的中心线靠所述第1主面侧的所述布线层以及所述第1布 线层的布线密度的平均值即第1平均值与形成在比所述基板的层构造的中心线靠所述第2 主面侧的所述布线层以及所述第2布线层的布线密度的平均值即第2平均值的差的绝对值 即第1值为7.5%以下， 所述作为内层而形成的多个布线层中的至少1个所述布线层的布线密度为80%以上。2. 根据权利要求1所记载的半导体装置，其中， 所述作为内层而形成的多个布线层中的隔着绝缘层而与所述第1布线层相对的第3布 线层的布线密度为80%以上。3. 根据权利要求2所记载的半导体装置，其中， 所述作为内层而形成的多个布线层中的隔着绝缘层而与所述第3布线层相对的第4布 线层以及所述第1布线层是用于收发信号的信号层。4. 根据权利要求1所记载的半导体装置，其中， 所述作为内层而形成的多个布线层中的隔着绝缘层而与所述第2布线层相对的第5布 线层的布线密度为80%以上。5. 根据权利要求1所记载的半导体装置，其中， 所述作为内层而形成的多个布线层中的至少1个所述布线层是用于收发信号的信号 层， 所述信号层隔着绝缘层而分别与所述布线层中的布线密度为80%以上的第6布线层以 及第7布线层相对。6. 根据权利要求1所记载的半导体装置，其中， 所述第1平均值和所述第2平均值均为60 %以上， 所述作为内层而形成的多个布线层中的形成在比所述基板的层构造的中心线靠所述 第1主面侧并最接近所述中心线的所述布线层的布线密度与所述作为内层而形成的多个布 线层中的形成在比所述基板的层构造的中心线靠所述第2主面侧并最接近所述中心线的所 述布线层的布线密度的差的绝对值即第2值比所述第1值大。7. 根据权利要求2所记载的半导体装置，其中， 所述作为内层而形成的多个布线层中的隔着绝缘层而与所述第3布线层相对的第4布 线层的布线密度比所述第1平均值小。8. 根据权利要求2所记载的半导体装置，其中， 所述作为内层而形成的多个布线层中的与隔着绝缘层而与所述第2布线层相对的第5 布线层隔着绝缘层相对的第8布线层的布线密度比所述第2平均值小。9. 根据权利要求8所记载的半导体装置，其中， 所述第1平均值和所述第2平均值均为60 %以上， 所述第2平均值比所述第1平均值大， 所述第2布线层的布线密度比所述第2平均值小， 作为所述内层而形成的多个布线层中的隔着绝缘层而与所述第8布线层相对的第9布 线层的布线密度为80%以上。10. 根据权利要求1所记载的半导体装置，其中， 所述第1布线层的表面由阻焊剂覆盖。11. 根据权利要求1所记载的半导体装置，其中， 所述第2布线层的表面由阻焊剂覆盖。12. 根据权利要求1所记载的半导体装置，其中， 所述非易失性半导体存储器为NAND型闪存。13. 根据权利要求12所记载的半导体装置，其中， 在所述基板的所述第1布线层侧，搭载有4个NAND型闪存。14. 根据权利要求1所记载的半导体装置，其中， 所述基板在俯视时呈大致长方形形状。15. 根据权利要求1所记载的半导体装置，其中， 所述第1布线层、所述第2布线层以及作为所述内层而形成的多个布线层由8层布线层 构成，所述8层布线层中的4层为用于收发信号的信号层，剩余的4层为包括接地线或电源线 的布线层。16. -种存储器系统，其中， 包括:具备连接器的基板、搭载于所述基板的多个非易失性半导体存储器、以及与所述 连接器连接的计算机， 所述基板具有第1主面和朝向与所述第1主面相反侧的第2主面，并包括： 第1布线层，其设置于所述第1主面，搭载所述多个非易失性半导体存储器； 第2布线层，其设置于所述第2主面； 作为内层而形成的多个布线层；以及 多个绝缘层，其分别设置于这些布线层之间， 形成在比所述基板的层构造的中心线靠所述第1主面侧的所述布线层以及所述第1布 线层的布线密度的平均值即第1平均值与形成在比所述基板的层构造的中心线靠所述第2 主面侧的所述布线层以及所述第2布线层的布线密度的平均值即第2平均值的差的绝对值 即第1值为7.5%以下， 所述作为内层而形成的多个布线层中的至少1个所述布线层的布线密度为80%以上。17. 根据权利要求16所记载的存储器系统，其中， 所述第1平均值和所述第2平均值均为60 %以上， 所述作为内层而形成的多个布线层中的形成在比所述基板的层构造的中心线靠所述 第1主面侧并最接近所述中心线的所述布线层的布线密度与所述作为内层而形成的多个布 线层中的形成在比所述基板的层构造的中心线靠所述第2主面侧并最接近所述中心线的所 述布线层的布线密度的差的绝对值即第2值比所述第1值大。18. 根据权利要求16所记载的存储器系统，其中， 所述非易失性半导体存储器为NAND型闪存。19. 根据权利要求18所记载的存储器系统，其中， 还包括与所述非易失性半导体存储器电连接的易失性存储器。20. 根据权利要求16所记载的存储器系统，其中， 所述作为内层而形成的多个布线层中的隔着绝缘层而与所述第1布线层相对的第3布 线层的布线密度为80%以上。21. 根据权利要求20所记载的存储器系统，其中， 所述作为内层而形成的多个布线层中的隔着绝缘层而与所述第3布线层相对的第4布 线层的布线密度比所述第1平均值小。22. 根据权利要求20所记载的存储器系统，其中， 所述作为内层而形成的多个布线层中的与隔着绝缘层而与所述第2布线层相对的第5 布线层隔着绝缘层相对的第6布线层的布线密度比所述第2平均值小。23. 根据权利要求22所记载的存储器系统，其中， 所述第1平均值和所述第2平均值均为60 %以上， 所述第2平均值比所述第1平均值大， 所述第2布线层的布线密度比所述第2平均值小， 所述第5布线层的布线密度为80 %以上， 所述作为内层而形成的多个布线层中的隔着绝缘层而与所述第6布线层相对的第7布 线层的布线密度为80%以上。24. 根据权利要求16所记载的存储器系统，其中， 还包括搭载于所述基板的电源电路， 所述计算机向所述连接器输入电源， 所述连接器将所述所输入的电源向所述电源电路供给， 所述电源电路构成为，由所述所输入的电源生成内部电压，向所述非易失性半导体存 储器供给。25. -种半导体装置，其中， 包括:具备能够连接于计算机的连接器的基板、搭载于所述基板的与所述连接器电连 接的驱动控制电路、以及由该驱动控制电路控制的多个非易失性半导体存储器， 所述基板具有第1主面和朝向与所述第1主面相反侧的第2主面，并包括： 第1布线层，其设置于所述第1主面； 第2布线层，其设置于所述第2主面； 作为内层而形成的多个布线层；以及 多个绝缘层，其分别设置于这些布线层之间， 形成在比所述基板的层构造的中心线靠所述第1主面侧的所述布线层以及所述第1布 线层的布线密度的平均值即第1平均值与形成在比所述基板的层构造的中心线靠所述第2 主面侧的所述布线层以及所述第2布线层的布线密度的平均值即第2平均值的差的绝对值 即第1值为7.5%以下， 所述作为内层而形成的多个布线层中至少1个所述布线层的布线密度为80%以上， 所述驱动控制电路被搭载于所述基板的所述第1主面。26. 如权利要求25所记载的半导体装置，其中， 所述第1平均值与所述第2平均值都为60 %以上， 所述作为内层而形成的多个布线层中形成在比所述基板的层构造的中心线靠所述第1 主面侧并最接近所述中心线的所述布线层的布线密度与所述作为内层而形成的多个布线 层中形成在比所述基板的层构造的中心线靠所述第2主面侧并最接近所述中心线的所述布 线层的布线密度的差的绝对值即第2值比所述第1值大。27. 如权利要求25所记载的半导体装置，其中， 所述连接器被设置于所述基板的短边， 所述多个非易失性半导体存储器在俯视时，从所述驱动控制电路的位置观察被设置于 与所述连接器相反侧。28. 如权利要求25所记载的半导体装置，其中， 所述多个非易失性半导体存储器为NAND型闪存。29. 如权利要求25所记载的半导体装置，其中， 还包括与所述非易失性半导体存储器电连接的易失性存储器。30. 如权利要求29所记载的半导体装置，其中， 所述连接器被设置于所述基板的短边， 所述易失性半导体存储器在俯视时，从所述多个非易失性半导体存储器观察被设置于 与所述连接器相同侧。31. 如权利要求25所记载的半导体装置，其中， 所述作为内层而形成的多个布线层中隔着绝缘层而与所述第1布线层相对的第3布线 层的布线密度为80%以上。32. 如权利要求25所记载的半导体装置，其中， 所述作为内层而形成的多个布线层中隔着绝缘层而与所述第3布线层相对的第4布线 层的布线密度比所述第1平均值小。33. 如权利要求25所记载的半导体装置，其中， 所述作为内层而形成的多个布线层中的与隔着绝缘层而与所述第2布线层相对的第5 布线层隔着绝缘层相对的第6布线层的布线密度比所述第2平均值小。34. 如权利要求33所记载的半导体装置，其中， 所述第1平均值与所述第2平均值都为60 %以上， 所述第2平均值比所述第1平均值大， 所述第2布线层的布线密度比所述第2平均值小， 所述作为内层而形成的多个布线层中隔着绝缘层而与所述第6布线层相对的第7布线 层的布线密度为80%以上。35. 如权利要求25所记载的半导体装置，其中， 还包括显示所述半导体装置的状态的LED。36. 如权利要求25所记载的半导体装置，其中， 还包括被搭载于所述基板的所述第1主面的易失性存储器， 所述基板在俯视时大致呈长方形形状， 所述多个非易失性半导体存储器为4个NAND型闪存，在所述基板的所述第1主面上，在 俯视时，从所述驱动控制电路的位置观察被搭载于与所述易失性存储器相反侧， 所述易失性存储器、所述驱动控制电路与所述4个NAND型闪存被配置于所述基板的长 边方向。37.如权利要求36所记载的半导体装置，其中， 所述连接器在所述基板的短边上，在俯视时，从所述易失性存储器的位置观察被设置 于与所述驱动控制电路相反侧， 所述连接器、所述易失性存储器、所述驱动控制电路与所述4个NAND型闪存被配置于所 述基板的长边方向。
【文档编号】H05K1/02GK105957855SQ201610585991
【公开日】2016年9月21日
【申请日】2012年3月1日
【发明人】增渕勇人, 木村直树, 松本学, 森本丰太
【申请人】株式会社东芝