非易失性半导体存储装置及存储器系统的制作方法

本申请案享有以日本专利申请案2015-213299号(申请日：2015年10月29日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种非易失性半导体存储装置及存储器系统。

背景技术：

作为非易失性半导体存储装置，已知有NAND(Not AND，与非)型闪速存储器。

技术实现要素：

本发明的实施方式提供一种能够提高处理能力的非易失性半导体存储装置及存储器系统。

实施方式的存储器系统包括第1非易失性半导体存储装置与控制器。控制器能够将第1信号及控制读出动作中读出数据的时序的第2信号发送至第1非易失性半导体存储装置。第1非易失性半导体存储装置包含：第1端子，连接于控制器，且接收第2信号；第1电路，包含连接于第1端子的第1及第2电阻元件、将第1电阻元件与电源电压线电连接的第1开关元件、及将第2电阻元件与接地电压线电连接的第2开关元件；及第2电路，使用第1信号控制第1电路。第2电路在当切换第1信号的逻辑电平时第2信号处于第1逻辑电平的情况下，将第1及第2开关元件断开，且在第2信号处于第2逻辑电平的情况下，将第1及第2开关元件接通。

附图说明

图1是第1实施方式的存储器系统的框图。

图2是第1实施方式的非易失性半导体存储装置的剖视图。

图3是第1实施方式的非易失性半导体存储装置的框图。

图4是示意性地表示第1实施方式的非易失性半导体存储装置中的输入输出端子与输入输出控制电路的连接的电路图。

图5是示意性地表示第1实施方式的非易失性半导体存储装置中的输入输出端子与逻辑电路的连接的电路图。

图6是表示第1实施方式的存储器系统中的ODT电路的控制的流程图。

图7是表示第1实施方式的存储器系统中的ODT电路的控制模式与各种控制信号的逻辑状态的关系的图。

图8是第1实施方式的存储器系统中的Set Feature时的各种信号的时序图。

图9是第1实施方式的存储器系统中的写入动作时的各种信号的时序图。

图10是第1实施方式的存储器系统中的读出动作时的各种信号的时序图。

图11是表示第1实施方式的存储器系统中的各种控制信号与ODT电路的动作时序的关系的时序图。

图12是第2实施方式的非易失性半导体存储装置的剖视图。

图13是第2实施方式的非易失性半导体存储装置中的存储器芯片的框图。

图14是表示第3实施方式的存储器系统中的ODT电路的控制模式与各种控制信号的逻辑状态的关系的图。

图15是第3实施方式的存储器系统中的写入动作时的各种信号的时序图。

图16是第3实施方式的存储器系统中的读出动作时的各种信号的时序图。

图17是表示第3实施方式的存储器系统中的各种控制信号与ODT电路的动作时序的关系的时序图。

图18是表示第4实施方式的存储器系统中的ODT电路的控制模式与各种控制信号的逻辑状态的关系的图。

图19是表示第4实施方式的存储器系统中的各种控制信号与ODT电路的动作时序的关系的时序图。

图20是表示第5实施方式的第1例的非易失性半导体存储装置的动作状态与写入保护信号的关系的表格。

图21是表示第5实施方式的第2例的存储器系统中的ODT电路的控制模式与各种控制信号的逻辑状态的关系的图。

图22是第5实施方式的第2例的存储器系统中的写入动作时的各种信号的时序图。

图23是第5实施方式的第2例的存储器系统中的读出动作时的各种信号的时序图。

图24是表示第5实施方式的第2例的存储器系统中的各种控制信号与ODT电路的动作时序的关系的时序图。

图25是表示第6实施方式的存储器系统中的ODT电路的控制模式与各种控制信号的逻辑状态的关系的图。

图26是第6实施方式的自存储器系统中的ODT电路断开后至转变为写入保护状态为止的时序图。

图27是表示第7实施方式的存储器系统中的第1动作与第2动作的关系的图。

图28是表示第8实施方式的存储器系统中的ODT的动作对象的说明图。

具体实施方式

以下，参照附图对实施方式进行说明。在该说明时，在所有图中对共通的部分标注共通的参照符号。

1.第1实施方式

对第1实施方式的非易失性半导体存储装置及存储器系统进行说明。以下，作为非易失性半导体存储装置，列举NAND型闪速存储器为例进行说明。

1.1关于构成

1.1.1关于存储器系统的整体构成

首先，利用图1对本实施方式的存储器系统的整体构成进行说明。

如图1所示，存储器系统1包括例如多个存储器10(10_0、10_1、10_2、…)、及1个控制器100。

多个存储器10经由NAND总线而连接于控制器100。存储器10为非易失性半导体存储装置，例如为NAND型闪速存储器。存储器10分别能够包括多个存储器芯片。此处，存储器10能够使用任意的存储器芯片，更具体而言，例如，能够使用所有类型的NAND型闪速存储器芯片。另外，在图1中，存储器10配置有3个，但并不限定于3个，能够适当进行变更。另外，在本实施方式中，使用NAND型闪速存储器作为非易失性半导体存储装置，但并不限定于此。

控制器100连接于主机设备200。控制器100是根据例如来自主机设备200的指令而进行各存储器10的控制或数据的接收发送等。

1.1.2关于存储器的构成

其次，利用图2及图3对存储器10的构成进行说明。以下，对存储器10_0进行说明，但其他存储器10(10_1、10_2、…)也为相同的构成。

首先，对存储器10_0的剖面构成进行说明。

如图2所示，存储器10_0包括封装衬底40、接口芯片20、及多个(例如8个)存储器芯片30(30a～30f)。例如接口芯片20及多个存储器芯片30利用模具树脂(未图示)而密封在封装衬底40上。

封装衬底40安装接口芯片20及存储器芯片30。封装衬底40对存储器芯片30及接口芯片20供给例如电源电压VCC及接地电压VSS。另外，封装衬底40在控制器100与接口芯片20之间传输数据等。

接口芯片20在封装衬底40与各存储器芯片30之间传输数据等。

存储器芯片30存储来自控制器100的数据等。另外，在图2中，存储器芯片30(30a～30f)积层有8个，但并不限定于8个，能够适当进行变更。

其次，对存储器10_0的剖面构成更具体地进行说明。

在封装衬底(半导体衬底)40的下表面设置有凸块41。在非易失性半导体存储装置为BGA(Ball Grid Array，球栅阵列)封装的情况下，凸块41为焊球。封装衬底40经由凸块41而与控制器100电连接。

在封装衬底40的上表面设置有接口芯片(半导体芯片)20。

在接口芯片20及封装衬底40的上表面的上方设置有8个存储器芯片30(30a～30f)。8个存储器芯片30a～30h从下方侧依次积层。在除最上层的存储器芯片30h以外的各存储器芯片30a～30g的各者设置有从其上表面到达至下表面的贯通电极(TSV：through silicon via，硅穿孔)31。而且，在邻接的2个存储器芯片30之间，用以将各存储器芯片30的TSV31电连接而设置有凸块32。此外，最上层的存储器芯片30h也可包含TSV31。

在最下层的存储器芯片30a的下表面上设置有配线33。在该配线33与接口芯片20之间设置有凸块21。在配线33与封装衬底40之间设置有凸块42。

其次，对接口芯片20及存储器芯片30的构成进行说明。

如图3所示，接口芯片20及各存储器芯片30经由TSV31而连接。而且，各存储器芯片30经由接口芯片20而与控制器接收发送数据等。

存储器芯片30包含用来存储数据等的存储单元阵列53。例如，存储器芯片30可为包含将存储单元二维地配置在半导体衬底上而成的存储单元阵列53的平面型NAND型闪速存储器，也可为包含将存储单元三维地配置在半导体衬底上方而成的存储单元阵列53的三维积层型NAND型闪速存储器。

此外，关于三维积层型NAND型闪速存储器中的存储单元阵列53的构成，例如记载在题为“三维积层非易失性半导体存储器(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”的在2009年3月19日提出申请的美国专利申请案12/407,403号。另外，记载在题为“三维积层非易失性半导体存储器(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”的在2009年3月18日提出申请的美国专利申请案12/406,524号、题为“非易失性半导体存储装置及其制造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”的在2010年3月25日提出申请的美国专利申请案12/679,991号、题为“半导体存储器及其制造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”的在2009年3月23日提出申请的美国专利申请案12/532,030号。这些专利申请案的全部内容通过参照而引用在本申请案的说明书中。

接口芯片20包含输入输出控制电路50、逻辑电路51、及ODT(on die termination，片内终结器)控制电路52。另外，接口芯片20是用以与外部(控制器100)进行包含数据的各信号的接收发送而包含与8位的数据线DQ[7：0]、时钟信号DQS、DQSn、读出赋能信号RE、REn、芯片赋能信号CEn、指令锁存赋能信号CLE、地址锁存赋能信号ALE、写入赋能信号WEn、写入保护信号WPn、及ODT赋能信号ODTEN对应的多个端子。

逻辑电路51从控制器100接收各控制信号、例如读出赋能信号RE及REn、芯片赋能信号CEn、指令锁存赋能信号CLE、地址锁存赋能信号ALE、写入赋能信号WEn、写入保护信号WPn、以及ODT赋能信号ODTEN。逻辑电路51连接于与多个控制信号对应的多个端子。逻辑电路51包含连接于接收例如读出赋能信号RE及REn的端子的未图示的ODT电路(详细情况将在下文进行叙述)。ODT电路是在信号的输入输出中使在与外部(控制器100)之间产生的信号的反射终结的电路。另外，逻辑电路51将接收到的信号传输至ODT控制电路52。

芯片赋能信号CEn是用来对存储器10赋能的信号，且以低(“L”)电平被断定。指令锁存赋能信号CLE是表示输入输出信号I/O为指令的信号，且以高(“H”)电平被断定。地址锁存赋能信号ALE是表示输入输出信号I/O为地址的信号，且以“H”电平被断定。写入赋能信号WEn是用来将接收到的信号撷取到存储器10内的信号，且每当从控制器100接收到指令、地址、及数据等时以“L”电平被断定。由此，每当触发WEn时，信号被撷取到存储器10。读出赋能信号RE及REn是用来使控制器100从存储器10读出各数据的信号。读出赋能信号REn是信号RE的反转信号。例如，读出赋能信号REn以“L”电平被断定。写入保护信号WPn是用来命令写入动作的禁止的信号，且以“L”电平被断定。ODT赋能信号ODTEN是控制存储器10内的ODT电路的接通/断开(ON/OFF)状态的信号，且以“H”电平被断定。

输入输出控制电路50和与数据线DQ[7：0]、以及时钟信号DQS及DQSn对应的端子连接。输入输出控制电路50包含和与数据线DQ[7：0]、以及时钟信号DQS及DQSn对应的端子连接的ODT电路。输入输出控制电路50是对在控制器100与存储器10之间经由数据线DQ[7：0]接收发送的8位的输入输出数据信号IO[7：0]、以及时钟信号DQS及DQSn的输入输出进行控制。输入输出数据信号IO[7：0]是8位的数据信号，包含各种指令、地址、数据等。另外，输入输出数据信号IO并不限定于8位，能够适当进行设定。时钟信号DQS及DQSn是数据的输入输出时所使用的时钟信号，时钟信号DQSn是时钟信号DQS的反转信号。

以下，只要不特别限定，则各种信号是经由将控制器100与各存储器10共通地连接的信号线(以下，称为“共通信号线”)而接收发送。

另外，在本实施方式中，关于芯片赋能信号CEn、指令锁存赋能信号CLE、地址锁存赋能信号ALE、写入赋能信号WEn、及ODT赋能信号ODTEN，既可使用共通信号线，也可使用将控制器100与各存储器10个别地连接的信号线(以下，称为“个别信号线”)。

ODT控制电路52包含参数存储部54。ODT控制电路52是根据存储在参数存储部54的参数的设定、及从逻辑电路51发送的ODT赋能信号及其他信号，而对输入输出控制电路50及逻辑电路51所包含的ODT电路进行控制。

参数存储部54存储与ODT电路相关的参数。此外，ODT控制电路52也可不包含存储区域，也可将参数保存在其他存储区域。

1.1.3关于ODT电路的构成

其次，利用图4及图5对ODT电路的构成进行说明。

首先，对输入输出控制电路50中所包含的ODT电路进行说明。

如图4所示，输入输出控制电路50是针对所对应的每一端子而包含ODT电路60、输入接收器64、及输出驱动器65。

输入接收器64是作为例如缓冲器发挥功能，将来自控制器100的输入信号转换为例如用来在存储器10内进行处理的恰当的电压电平而传输至接口芯片20内的其他电路、及存储器芯片30。

输出驱动器65是作为例如缓冲器发挥功能，将从存储器芯片30传输的信号转换为恰当的电压电平而输出至控制器100。

ODT电路60设置在端子与输入接收器64之间。ODT电路60包含p通道MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管61、n通道MOS晶体管62、以及可变电阻元件63a及63b。

p通道MOS晶体管61是栅极被输入信号ODTSn，源极被施加电源电压VCC，且漏极连接于可变电阻元件63a的一端。p通道MOS晶体管61是作为用来将被施加电源电压VCC的电压线(电源电压线)与可变电阻元件63a连接的第1开关元件发挥功能。

可变电阻元件63a的另一端连接于将端子与输入接收器连接的配线、及可变电阻元件63b的一端。ODT控制电路52是根据设置特征(Set Feature)时所写入的参数而设定可变电阻元件63a及63b的电阻值。

n通道MOS晶体管62是栅极被输入信号ODTS，漏极连接于可变电阻元件63b的另一端，且源极被施加接地电压VSS。n通道MOS晶体管62是作为用来将被施加接地电压VSS的电压线(接地电压线)与可变电阻元件63b连接的第2开关元件发挥功能。

信号ODTS及信号ODTSn是用以控制ODT电路60而从ODT控制电路52赋予的信号。信号ODTSn是信号ODTS的反转信号。ODT控制电路52是在将ODT电路60接通的情况下，使信号ODTS为“H”电平，且使信号ODTSn为“L”电平。

其次，对逻辑电路51中所包含的ODT电路60进行说明。

如图5所示，逻辑电路51是针对所对应的每一端子(图5的参照符号“PAD”)而包含输入接收器64。而且，在与读出赋能信号REn及RE对应的端子与输入接收器64之间设置有ODT电路60。

此外，也可不设置和与读出赋能信号REn及RE对应的端子连接的ODT电路60，也可设置连接于其他端子的ODT电路60，能够任意进行设定。

1.2关于ODT电路的动作

其次，对ODT电路60的动作进行说明。ODT控制电路52具有称为“DIN模式”与“DOUT模式”的2种控制模式。ODT控制电路52根据各控制模式而选择接通的ODT电路60。DIN模式是在任一存储器10进行数据的写入动作时控制器100输出数据的情况下选择的模式。另一方面，DOUT模式是在任一存储器10进行数据的读出动作时成为对象的存储器10输出数据的情况下选择的模式。以下，在本实施方式中，对如下情况进行说明，即，在DIN模式时，将与数据线DQ[7：0]、以及时钟信号DQS及DQSn对应的ODT电路60接通，在DOUT模式时，将与数据线DQ[7：0]、时钟信号DQS及DQSn、以及读出赋能信号REn及RE对应的ODT电路60接通。

1.2.1关于ODT电路的控制流程

首先，利用图6对ODT电路60的控制流程进行说明。

如图6所示，对于ODT电路60的控制，如果大致划分则存在2个动作。首先，在第1动作中，控制器100设定ODT电路60的参数(步骤S1)。以下，将参数的写入动作称为“Set Feature”。在Set Feature时，也进行ODT电路60以外的各种参数的写入。

更具体而言，控制器100例如在电源接通后，在第1动作中执行Set Feature而设定各种参数。此时，控制器100对是否在各存储器10的接口芯片20使用ODT电路60进行设定。例如，设定为如下，即，仅将控制器100与存储器10连接的信号线(NAND总线)的长度最长的存储器10的接口芯片20使用ODT电路60，而其他存储器10的接口芯片20不使用ODT电路60。然后，控制器100对使用ODT电路60的接口芯片20分别设定DIN模式及DOUT模式时的可变电阻元件63a及63b的电阻值。各接口芯片20的ODT控制电路52将与ODT电路60的使用可否、及可变电阻元件63a及63b的电阻值相关的参数信息保存在参数存储部54。

其次，在第2动作中，控制器100发送ODT赋能信号ODTEN。各存储器10的接口芯片20的ODT控制电路52是根据利用第1动作所设定的参数信息、及ODT赋能信号ODTEN，而控制ODT电路60的接通/断开。

更具体而言，首先，控制器100将ODT赋能信号ODTEN设为“H”电平而发送至各存储器10(步骤S2)。

接收到ODT赋能信号的各存储器10的ODT控制电路52于在步骤S1中设为能够使用ODT电路60的情况下(步骤S3_是(Yes))，选择ODT电路60的控制模式。另一方面，在设为不可使用ODT电路60的情况下(步骤S3_否(No))，省略步骤S3之后的ODT电路60的控制动作。

ODT控制电路52是在任一存储器10执行写入动作的情况下(步骤S4_是)选择DIN模式。

其次，ODT控制电路52将与数据线DQ[7：0]、以及时钟信号DQS及DQSn对应的ODT电路60接通(步骤S5)。更具体而言，ODT控制电路52是使对应的ODT电路60的信号ODTS为“H”电平且使信号ODTSn为“L”电平。由此，晶体管61及62接通，且ODT电路60接通。

另一方面，ODT控制电路52是在任一存储器10均不执行写入动作的情况下，也就是说，在读出动作的情况下，选择DOUT模式，并将与数据线DQ[7：0]、时钟信号DQS及DQSn、以及读出赋能信号REn及RE对应的ODT电路60接通(步骤S6)。

其次，控制器100使ODT赋能信号ODTEN为“L”电平。对应于此，ODT控制电路52将ODT电路60断开(步骤S7)。

控制器100是在无须变更参数的情况下，对应于写入及读出动作而重复第2动作，对ODT电路60进行控制。

1.2.2关于ODT电路的控制模式选择

其次，利用图7对ODT电路60的控制模式的选择进行说明。

如图7所示，存储器10(ODT控制电路52)是在ODT赋能信号ODTEN从“L”切换为“H”电平的时序，将读出赋能信号REn锁存。然后，在读出赋能信号REn为“H”电平的情况下，存储器10选择DIN模式并将对应的ODT电路60接通。另一方面，在读出赋能信号REn为“L”电平的情况下，存储器10选择DOUT模式并将对应的ODT电路60接通。也就是说，控制器100是在写入动作的情况下，使读出赋能信号REn为“H”电平，并将ODT赋能信号ODTEN从“L”切换为“H”电平，在读出动作的情况下，将读出赋能信号REn设为“L”电平，并将ODT赋能信号ODTEN从“L”切换为“H”电平。

另外，在ODT赋能信号ODTEN为“L”电平的期间，存储器10将ODT电路60断开。

1.2.3关于Set Feature

其次，利用图8对Set Feature时的控制器100与各存储器10之间的信号的接收发送进行说明。

如图8所示，首先，控制器100断定芯片赋能信号CEn(“L”电平)。

其次，控制器100发行通知执行Set Feature的指令、例如“D5h”，并且断定指令锁存赋能信号CLE(“H”电平)。

其次，控制器100发行地址数据“xxh”及“yyh”，并且断定地址锁存赋能信号ALE(“H”电平)。例如，地址数据“xxh”是与Set Feature的设定相关的地址数据，“yyh”是表示对应的存储器10的地址数据。另外，地址数据的详细情况及循环数并无特别限定。

这些指令及地址是每当触发写入赋能信号WEn时，分别存储在对应的存储器10。

其次，控制器100发送时钟信号DQS及DQSn，并且发行数据“W-B0”～“W-B3”。例如，“W-B0”表示与ODT电路60的使用可否及可变电阻元件63a及63b的设定相关的数据，数据“W-B1”～“W-B3”表示与其他参数相关的数据。另外，数据的循环数能够根据必须设定的参数而任意地设定。

存储器10开始参数的写入而成为忙碌状态。存储器10是在忙碌状态的期间，使通知处于不受理各种信号的状态的就绪/忙碌信号R/Bn为“L”电平而发送至控制器100。

当存储器10完成写入动作时，就绪/忙碌信号R/Bn恢复为“H”电平。

1.2.4关于写入动作时的ODT电路的控制

其次，针对写入动作时的控制器100与各存储器10之间的信号的接收发送，尤其着眼于非选择存储器10中的ODT电路60的控制而利用图9进行说明。在图9中，省略指令锁存赋能信号CLE、地址锁存赋能信号ALE等。

如图9所示，首先，控制器100断定芯片赋能信号CEn(“L”电平)。另外，控制器100是在写入动作时，将读出赋能信号REn维持为“H”电平。

其次，控制器100发行通知执行写入动作的指令、例如“80h”及地址数据“AD1”、“AD2”、“AD3”、“AD4”、及“AD5”。例如，地址数据“AD1”及“AD2”表示存储器芯片30中的列地址，地址数据“AD3”、“AD4”、及“AD5”表示行地址。在选择存储器10，每当触发写入赋能信号WEn时，将指令及地址数据保持在存储器10内。

另外，地址数据的循环数并不限定于5循环，能够任意地进行设定。进而，地址数据也可包含指定存储器10的地址、指定存储器10内的存储器芯片30的芯片地址(CADD)。进而，行地址也可包含区块地址、页面地址。进而，页面地址也可包含例如与字线WL、奇数/偶数位线(E/O)、串地址、或低阶页面/中间页面/高阶页面(L/M/U)等相关的信息。

关于页面地址的构成，例如记载在题为“非易失性半导体存储装置及其控制方法(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND CONTROL METHOD THEREOF)”的在2013年3月4日提出申请的美国专利申请案13/784,753号。本专利申请案的全部内容通过参照而引用在本申请案的说明书中。

其次，控制器100使ODT赋能信号ODTEN为“H”电平。此时，在能够使用ODT电路60、即利用第1动作(Set Feature)而设定有ODT电路60的参数的非选择存储器10，由于读出赋能信号REn为“H”电平，所以ODT控制电路52选择DIN模式而将对应的ODT电路60接通。另一方面，在未使用ODT电路60、即未利用第1动作(Set Feature)设定ODT电路60的参数的非选择存储器10，ODT控制电路52不管ODT赋能信号ODTEN而均不将ODT电路60接通。

其次，控制器100发送时钟信号DQS及DQSn，并且发行写入数据“WD”。

当选择存储器10中的写入动作完成时，控制器100使芯片赋能信号CEn为“H”电平，并使ODT赋能信号ODTEN为“L”电平。能够使用ODT电路60的非选择存储器10当使ODT赋能信号ODTEN为“L”电平时将ODT电路60断开。

1.2.5关于读出动作时的ODT电路的控制

其次，针对读出动作时的控制器100与各存储器10之间的信号的接收发送，尤其着眼于非选择存储器10中的ODT电路60的控制而利用图10进行说明。在图10中，省略指令锁存赋能信号CLE、地址锁存赋能信号ALE等。

如图10所示，控制器100断定芯片赋能信号CEn(“L”电平)。

其次，控制器100依次发行通知执行读出动作的指令、例如“05h”、地址数据“AD1”～“AD5”、及执行读出动作的指令、例如“E0h”。在选择存储器10，每当触发写入赋能信号WEn时，将指令及地址数据保持在存储器10内。

其次，控制器100使读出赋能信号REn在某个期间为“L”电平。而且，控制器100在该期间内使ODT赋能信号ODTEN从“L”为“H”电平。此时，在能够使用ODT电路60的非选择存储器10，由于读出赋能信号REn为“L”电平，所以，ODT控制电路52选择DOUT模式并将对应的ODT电路60接通。另一方面，在未使用ODT电路60的非选择存储器10，ODT控制电路52不管ODT赋能信号ODTEN而均不将ODT电路60接通。

其次，在选择存储器10执行读出动作，对应于读出赋能信号REn及RE的触发而输出读出数据“RD”及时钟信号DQS及DQSn。

当选择存储器10中的读出动作完成时，控制器100使芯片赋能信号CEn为“H”电平，并使ODT赋能信号ODTEN为“L”电平。能够使用ODT电路60的非选择存储器10当使ODT赋能信号ODTEN为“L”电平时将ODT电路60断开。

1.2.6关于ODT电路的动作时序

其次，利用图11对ODT赋能信号ODTEN与ODT电路60的接通/断开的切换的时序进行说明。

如图11所示，存储器10以如下方式设定，即，在写入赋能信号WEn从“L”切换为“H”电平之后，在预先所设定的期间不受理包含读出赋能信号REn的各种信号。或者，控制器100也能以在该期间不自发地发行各种信号之方式设定。以下，将预先所设定的期间、即自写入赋能信号WEn从“L”切换为“H”电平后至能够受理读出赋能信号REn为止的待机期间称为“tWHR”。例如，在写入动作中，在输入地址数据“AD5”后(图9)设定该待机期间tWHR，在读出动作中，在输入指令“30h”后(图10)设定该待机期间tWHR。

经过待机期间tWHR后，存储器10受理读出赋能信号REn(读出赋能信号REn成为有效)。控制器100在从待机期间tWHR结束后25nsec以上的期间，在写入动作的情况下以“H”电平维持读出赋能信号REn，在读出动作的情况下以“L”电平维持读出赋能信号REn(以下，将该期间称为“REn维持期间”)。控制器100在从自REn维持期间开始(即待机期间tWHR结束)经过5nsec以上后至REn维持期间结束为止的期间(例如20nsec的期间)，将ODT赋能信号ODTEN从“L”切换为“H”电平。也就是说，控制器100只要从REn维持期间开始后经过5nsec以上，则能够与其他信号不同步地切换ODT赋能信号ODTEN。

ODT控制电路52是在ODT赋能信号ODTEN从“L”切换为“H”电平的时序，将读出赋能信号REn锁存，并选择ODT电路60的控制模式。而且，ODT控制电路52在ODT赋能信号ODTEN从“L”切换为“H”电平后经过例如25nsec后，将对应的ODT电路60接通。另外，ODT控制电路52在ODT赋能信号ODTEN从“H”切换为“L”电平后经过例如25nsec后，将对应的ODT电路60断开。

1.3关于本实施方式的效果

利用本实施方式的构成，能够提高处理能力。以下，对本效果进行说明。

在利用总线将控制器100与多个存储器10共通地连接的存储器系统1中，来自非选择存储器10的信号的反射传递至作为信号的输入目的地的选择存储器10或者控制器100，因此，该反射信号成为输入信号中的干扰。因此，已知有使用ODT电路60抑制信号的反射的方法。

例如，存在如下方法，即，在非选择存储器10控制ODT电路60的接通/断开动作的情况下，在写入或读出动作的前后，对非选择存储器10分别发送通知ODT电路60的使用开始与结束的指令(及地址数据)。但是，在该情况下，必须与写入或读出动作不同地对非选择存储器10进行通知，因此，写入及读出动作的处理时间变长，存储器系统1的处理能力降低。

另外，在写入动作与读出动作中，在控制器100与选择存储器10间接收发送的信号的状态不同。更具体而言，例如，在读出动作中，对应于读出赋能信号REn的触发而读出数据，与此相对，在写入动作中，读出赋能信号REn维持于“H”电平。因此，与读出赋能信号REn对应的ODT电路60优选在读出动作时使用而不在写入动作时使用。必须如此般根据存储器系统的动作状态而控制ODT电路60的接通/断开。

相对于此，在本实施方式的构成中，控制器100能够发行用来控制ODT电路60的信号(ODT赋能信号ODTEN)。而且，控制器100能够在写入及读出动作中将ODT赋能信号ODTEN发送至各存储器10。另外，各存储器10能够根据ODT赋能信号ODTEN而控制ODT电路60。由此，控制器100能够省略在写入或读出动作的前后进行的对非选择存储器10的与ODT电路60相关的通知。由此，能够缩短写入及读出动作的处理时间，从而能够提高存储器系统的处理能力。

进而，在本实施方式的构成中，能够根据读出赋能信号REn而切换ODT的控制模式。更具体而言，存储器10当ODT赋能信号ODTEN从“L”切换为“H”电平时，在读出赋能信号REn为“H”电平的情况下，能够选择DIN模式，在读出赋能信号REn为“L”电平的情况下，能够选择DOUT模式。由此，存储器10能够在写入及读出动作中选择最佳的ODT电路60的控制状态。由此，能够有效地降低由信号的反射所致的干扰，从而能够提高信号的品质。因此，能够抑制由信号的劣化所致的误动作，从而能够提高存储器系统的可靠性。

2.第2实施方式

其次，对第2实施方式进行说明。与第1实施方式的不同之处在于，存储器10的构成不同，且各存储器芯片包含ODT电路。以下，仅对与第1实施方式不同的方面进行说明。

2.1关于存储器的构成

利用图12及图13对本实施方式的存储器10的构成进行说明。以下，对存储器10_0进行说明，但其他存储器10(10_1、10_2、…)也为相同的构成。

首先，对存储器10的剖面构成进行说明。

如图12所示，存储器10_0包括封装衬底40、及8个存储器芯片70(70a～70h)。例如，多个存储器芯片70通过模具树脂(未图示)而密封在封装衬底40上。另外，在本实施方式中的存储器10_0，废除第1实施方式的利用图2及图3所说明的接口芯片20。

存储器芯片70是与第1实施方式的利用图2及图3所说明的存储器芯片30同样地，存储来自控制器100的数据等。此外，存储器芯片70(70a～60f)积层有8个，但并不限定于8个，能够适当进行变更。各存储器芯片70是在存储器芯片70的上表面备置用来与外部(控制器100等)接收发送信号的多个端子71。

存储器芯片70a～70h是在以端子71露出的方式例如呈阶梯状将中心偏移的状态下，从下方侧依次积层在封装衬底40的上表面上。而且，各存储器芯片70的端子71利用例如金配线而与封装衬底40电连接。

其次，对存储器芯片70的构成进行说明。以下，对存储器芯片70a进行说明，但其他存储器芯片70b～70h也为相同的构成。

如图13所示，存储器芯片70a包含第1实施方式的利用图3所说明的接口芯片20所包含的输入输出控制电路50、逻辑电路51、及ODT控制电路52、以及存储器芯片30所包含的存储单元阵列53。另外，存储器芯片70a包含与读出赋能信号RE及REn、芯片赋能信号CEn、指令锁存赋能信号CLE、地址锁存赋能信号ALE、写入赋能信号WEn、写入保护信号WPn、以及ODT赋能信号ODTEN分别对应的端子。由此，与第1实施方式同样地，存储器芯片70a的输入输出控制电路50包含和与数据线DQ[7：0]、以及时钟信号DQS及DQSn对应的端子连接的ODT电路60，逻辑电路51包含和与读出赋能信号REn及RE对应的端子连接的ODT电路60。

2.2关于ODT电路的动作

其次，对各存储器芯片70所包含的ODT电路60的动作进行说明。关于ODT电路60的控制的流程，与第1实施方式的图6相同。但是，在第1动作中，控制器100当执行Set Feature时，在第1实施方式中对每一存储器10(接口芯片20)设定与ODT电路60相关的参数，与此相对，在本实施方式中，对每一存储器芯片70设定与ODT电路60相关的参数。而且，在第2动作中，根据与控制器100接收发送的信号，各存储器芯片70的ODT控制电路52控制ODT电路60的动作。

2.3关于本实施方式的效果

如果为本实施方式的构成，则能够获得与第1实施方式相同的效果。

进而，在本实施方式的构成中，各存储器芯片70包含ODT电路60，因此，能够在每一存储器芯片70设定ODT电路60。由此，存储器系统1能够进行用来抑制反射信号的更详细的设定。由此，能够更有效地降低由信号的反射所致的干扰，从而能够提高信号的品质。

3.第3实施方式

其次，对第3实施方式进行说明。与第1及第2实施方式的不同之处在于，在决定ODT电路60的控制模式时芯片赋能信号CEn也用于判定。以下，仅对与第1及第2实施方式不同的方面进行说明。

3.1关于存储器系统的整体构成

首先，对存储器系统1的整体构成进行说明。在本实施方式中的存储器系统1，关于芯片赋能信号CEn，控制器100与各存储器10(10_0、10_1、10_2、…)利用个别信号线而连接。也就是说，控制器100能够使用个别信号线对各存储器10分别发送不同的芯片赋能信号CEn。以下，控制器100使用个别信号线发送芯片赋能信号CEn的情况、即表示多个芯片赋能信号CEn的情况称为芯片赋能信号“CEnx”。

此外，关于指令锁存赋能信号CLE、地址锁存赋能信号ALE、写入赋能信号WEn、及ODT赋能信号ODTEN，既能够使用共通信号线，也可使用个别信号线。

3.2关于ODT电路的控制模式选择

首先，利用图14对ODT电路60的控制模式的选择进行说明。

如图14所示，在本实施方式中，ODT控制电路52在ODT赋能信号ODTEN从“L”电平切换为“H”电平的时序，将芯片赋能信号CEnx及读出赋能信号REn锁存。然后，在芯片赋能信号CEnx及读出赋能信号REn均为“H”电平的情况下，ODT控制电路52选择DIN模式，并将对应的ODT电路60接通。另外，在芯片赋能信号CEnx为“H”电平且读出赋能信号REn为“L”电平的情况下，ODT控制电路52选择DOUT模式，并将对应的ODT电路60接通。另外，在芯片赋能信号CEnx为“L”电平的情况下，不管读出赋能信号REn，ODT控制电路52均将ODT电路60断开。

另外，在ODT赋能信号ODTEN为“L”电平的期间，ODT控制电路52将ODT电路60断开。

3.3关于写入动作时的ODT电路的控制

其次，利用图15对写入动作时的控制器100与各存储器10之间的信号的接收发送进行说明。

如图15所示，首先，控制器100断定选择存储器10中的芯片赋能信号CEnx(“L”电平)。另外，控制器100在写入动作的期间将非选择存储器10中的芯片赋能信号CEnx维持于“H”电平。

其次，控制器100在发行写入动作所需的指令及地址数据后，使ODT赋能信号ODTEN为“H”电平。此时，在能够使用ODT电路60的非选择存储器10，由于芯片赋能信号CEnx及读出赋能信号REn为“H”电平，所以ODT控制电路52选择DIN模式，并将对应的ODT电路60接通。

当选择存储器10中的写入动作完成时，控制器100使选择存储器10的芯片赋能信号CEn为“H”电平，并使ODT赋能信号ODTEN为“L”电平。能够使用ODT电路60的非选择存储器10当使ODT赋能信号ODTEN为“L”电平时将ODT电路60断开。

3.4关于读出动作中的ODT电路的控制

其次，利用图16对读出动作时的控制器100与各存储器10之间的信号的接收发送进行说明。

如图16所示，首先，控制器100断定选择存储器10中的芯片赋能信号CEnx(“L”电平)。另外，控制器100在读出期间将非选择存储器中的芯片赋能信号CEnx维持于“H”电平。

其次，控制器100在发行读出动作所需的指令及地址数据后，在REn维持期间的期间使读出赋能信号REn为“L”电平。而且，控制器100在该期间内使ODT赋能信号ODTEN为“H”电平。在能够使用ODT电路60的非选择存储器10，由于芯片赋能信号CEnx为“H”电平，而且，读出赋能信号REn为“L”电平，所以ODT控制电路52选择DOUT模式并将对应的ODT电路60接通。

当选择存储器10中的读出动作完成时，控制器100使选择存储器10的芯片赋能信号CEnx为“H”电平，并使ODT赋能信号ODTEN为“L”电平。能够使用ODT电路60的非选择存储器10当使ODT赋能信号ODTEN为“L”电平时将ODT电路60断开。

3.5关于ODT电路的动作时序

其次，利用图17对ODT赋能信号ODTEN与ODT电路60的接通/断开的切换的时序进行说明。

如图17所示，经过例如待机期间tWHR后，在芯片赋能信号CEnx成为有效的状态(存储器10能够受理各种信号的状态)下，控制器100使非选择存储器10的芯片赋能信号CEnx为“H”电平。然后(例如10nsec后)，控制器100在写入动作的情况下，以“H”电平维持读出赋能信号REn。另一方面，控制器100在读出动作的情况下，使读出赋能信号REn为“L”电平，且在REn维持期间(25nsec以上)，维持“L”电平。

另外，控制器100在从REn维持期间开始(即待机期间tWHR结束)后经过5nsec以上后至REn维持期间结束为止的期间，将ODT赋能信号ODTEN从“L”切换为“H”电平。例如，在图17的例中，在从芯片赋能信号CEnx成为有效的状态后经过10nsec后成为REn维持期间，自此经过5nsec后(芯片赋能信号CEnx成为有效的状态后经过15nsec后)，使ODT赋能信号ODTEN为“H”电平。

ODT控制电路52是在ODT赋能信号ODTEN从“L”切换为“H”电平的时序，将芯片赋能信号CEnx及读出赋能信号REn锁存，选择ODT电路60的控制模式，在经过例如25nsec后，将对应的ODT电路60接通。

3.6关于本实施方式的效果

本实施方式能够应用于第1及第2实施方式。因此，能够获得与第1及第2实施方式相同的效果。

另外，在本实施方式的构成中，控制器100对每一存储器10发送不同的芯片赋能信号CEnx。而且，ODT控制电路52能够根据芯片赋能信号CEnx与读出赋能信号REn而选择ODT电路60的控制模式。因此，ODT控制电路52能够仅在对应的存储器10(或存储器芯片70)为非选择状态(芯片赋能信号CEnx为“H”电平的状态)的情况下使ODT电路60进行动作。也就是说，存储器系统1能够根据所选择的存储器10，而进行更佳的ODT电路60的控制。由此，能够更有效地降低由信号的反射所致的干扰，从而能够提高信号的品质。

4.第4实施方式

其次，对第4实施方式进行说明。与第3实施方式的不同之处在于，当ODT赋能信号ODTEN及芯片赋能信号CEnx为“H”电平时，ODT电路60接通。以下，仅对与第3实施方式不同的方面进行说明。

4.1关于ODT电路的控制模式选择

首先，利用图18对ODT电路60的控制模式的选择进行说明。

如图18所示，当使芯片赋能信号CEnx及ODT赋能信号ODTEN均为“H”电平时，如果读出赋能信号REn为“H”电平，则ODT控制电路52选择DIN模式，并将对应的ODT电路60接通。另一方面，如果读出赋能信号REn为“L”电平，则ODT控制电路52选择DOUT模式，并将对应的ODT电路60接通。ODT控制电路52将ODT电路60接通时的读出赋能信号REn锁存。由此，即使在ODT电路60接通的期间读出赋能信号REn从“H”变更为“L”电平或者从“L”变更为“H”电平，ODT控制电路52在将ODT电路60断开之前也维持DIN模式或DOUT模式。

另外，在芯片赋能信号CEnx及ODT赋能信号ODTEN的至少一者为“L”电平的情况下，不管读出赋能信号REn，ODT控制电路52均使ODT电路60断开。

4.2关于ODT电路的动作时序

其次，利用图19对ODT赋能信号ODTEN与ODT电路60的接通/断开的切换的时序进行说明。在图19的例中，对如下情况进行说明，即，在ODT赋能信号ODTEN为“H”电平的期间，非选择存储器10的芯片赋能信号CEnx维持于“H”电平。

如图19所示，与第3实施方式同样地，在芯片赋能信号CEnx有效的状态(存储器10能够受理各种信号的状态)下，控制器100使非选择存储器10的芯片赋能信号CEnx为“H”电平。然后，控制器100在从REn维持期间开始后经过5nsec以上后至REn维持期间结束为止的期间，将ODT赋能信号从“L”切换为“H”电平。

ODT控制电路52在使芯片赋能信号CEnx及ODT赋能信号ODTEN均为“H”电平的时序，将读出赋能信号REn锁存，并选择ODT电路60的控制模式。而且，在自ODT赋能信号ODTEN从“L”切换为“H”电平后经过例如25nsec后，ODT控制电路52将对应的ODT电路60接通。

其次，控制器100将ODT赋能信号ODTEN从“H”切换为“L”电平。另外，控制器100在将ODT赋能信号ODTEN从“H”切换为“L”电平后至经过例如15nsec以上为止，将芯片赋能信号CEnx维持于“H”电平。ODT控制电路52在ODT赋能信号ODTEN从“H”切换为“L”电平后经过例如25nsec后，将对应的ODT电路60断开。

另外，控制器100也可在芯片赋能信号CEnx成为有效的状态之前将ODT赋能信号ODTEN从“L”切换为“H”电平。进而，控制器100也可相较ODT赋能信号ODTEN而先将芯片赋能信号CEnx从“H”切换为“L”电平。

4.3关于本实施方式的效果

本实施方式能够应用于第1及第2实施方式，因此，能够获得与第1及第2实施方式相同的效果。

另外，如果为本实施方式的构成，则能够获得与第3实施方式相同的效果。

进而，在本实施方式的构成中，ODT控制电路52能够在芯片赋能信号CEnx及ODT赋能信号ODTEN均为“H”电平的情况下将ODT电路60接通。

5.第5实施方式

其次，对第5实施方式进行说明。与第1至第4实施方式的不同之处在于，写入保护信号WPn具有作为写入保护的控制信号的功能与作为ODT电路60的控制信号的功能。在本实施方式中，对2个例进行说明。以下，仅对与第1至第4实施方式不同的方面进行说明。

5.1第1例

首先，对本实施方式的第1例进行说明。在本例中，对在通过Set Feature设定参数的前后从端子输入的信号的作用不同的情况进行说明。

5.1.1关于存储器系统的整体构成

对存储器系统1的整体构成进行说明。在本例中的存储器系统1，控制器100使用个别信号线对各存储器10(10_0、10_1、10_2、…)分别发送不同的写入保护信号WPn。以下，将控制器100对每一存储器10发送的写入保护信号称为写入保护信号“WPnx”，将各存储器10的与写入保护信号WPnx对应的端子称为“WPnx端子”。由此，在本例中，成为如下构成，即，在第1实施方式的图3及图5或第2实施方式的图13中，将写入保护信号WPn改称为WPnx，并将与ODT赋能信号ODTEN对应的端子废除。

此外，关于芯片赋能信号CEn、指令锁存赋能信号CLE、地址锁存赋能信号ALE、写入赋能信号WEn，既能够使用共通信号线，也可使用个别信号线。

5.1.2关于WPnx端子的信号

首先，利用图20对WPnx端子的信号与存储器10的关系进行说明。

如图20所示，WPnx端子的信号(写入保护信号WPnx)在通过Set Feature设定与ODT电路60相关的参数之前(第1动作之前)，作为写入保护控制信号发挥功能，在设定参数后，作为ODT电路60的控制信号(ODT赋能信号ODTEN)发挥功能。

更具体而言，控制器100当存储器10启动(通电(Power ON))时，为了防止于电源电压不稳定的状态下的写入动作，而使写入保护信号WPnx为“L”电平。此时的写入保护信号WPnx作为写入保护控制信号而进行处理，存储器10在写入保护信号WPnx为“L”电平的期间，禁止写入动作(能够执行写入保护)。

于电源电压确定(稳定)后，控制器100使写入保护信号WPnx为“H”电平。此时的写入保护信号WPnx作为写入保护控制信号进行处理，存储器10将写入动作的禁止解除。

其次，控制器100执行Set Feature，进行与ODT电路60相关的参数的设定。存储器10在设定参数(执行Set Feature)后，将写入保护信号WPnx作为ODT赋能信号ODTEN而进行处理。更具体而言，在写入保护信号WPnx为“L”电平的情况下，ODT控制电路52以将ODT电路60接通的方式进行控制。另一方面，在写入保护信号WPnx为“H”电平的情况下，ODT控制电路52以将ODT电路60断开的方式进行控制。

5.1.3关于ODT电路的控制模式选择

关于本例中的ODT电路60的控制模式，能够应用第1、第3、及第4实施方式中所说明的图7、图14、及图18的关系。在该情况下，只要将ODT赋能信号ODTEN替换为写入保护信号WPnx即可。

5.2第2例

其次，对本实施方式的第2例进行说明。第2例为如下例，即，在第1例中，执行Set Feature后，写入保护信号WPnx也具有作为写入保护控制信号的功能。以下，仅对与第1例不同的方面进行说明。

5.2.1关于存储器系统的整体构成

对存储器系统1的整体构成进行说明。在本例中的存储器系统1中，控制器100使用个别信号线对各存储器10(10_0、10_1、10_2、…)分别发送不同的写入保护信号WPnx与芯片赋能信号CEnx。

另外，关于指令锁存赋能信号CLE、地址锁存赋能信号ALE、写入赋能信号WEn，既可使用共通信号线，也可使用个别信号线。

5.2.2关于ODT电路的控制模式选择

首先，利用图21对ODT电路60的控制模式的选择进行说明。

如图21所示，ODT控制电路52在写入保护信号WPnx从“H”切换为“L”的时序，将芯片赋能信号CEnx(对每一存储器10分别)、指令锁存赋能信号CLE、地址锁存赋能信号ALE、写入赋能信号WEn、及读出赋能信号REn锁存。而且，ODT控制电路52在使芯片赋能信号CEnx及写入赋能信号WEn为“H”电平且使指令锁存赋能信号CLE及地址锁存赋能信号ALE为“L”电平的情况下，将写入保护信号WPnx判定为ODT电路60的控制信号。然后，在读出赋能信号REn为“H”电平的情况下，ODT控制电路52选择DIN模式，并将对应的ODT电路60接通。另一方面，在读出赋能信号REn为“L”电平的情况下，ODT控制电路52选择DOUT模式，并将对应的ODT电路60接通。

另外，在芯片赋能信号CEnx、指令锁存赋能信号CLE、地址锁存赋能信号ALE、及写入赋能信号WEn为所述组合以外的情况下，ODT控制电路52将ODT电路60断开。存储器10将写入保护信号WPnx判定为写入保护控制信号而禁止写入动作。

另外，在写入保护信号WPnx为“H”电平的期间，ODT控制电路52将ODT电路60断开。

5.2.3关于写入动作时的ODT电路的控制

其次，利用图22对写入动作时的控制器100与各存储器10之间的信号的接收发送进行说明。在图22的例中，对指令锁存赋能信号CLEx、地址锁存赋能信号ALEx、写入赋能信号WEnx在每一存储器10不同的情况进行说明。

如图22所示，控制器100在写入动作的期间，将非选择存储器10中的芯片赋能信号CEnx及写入赋能信号WEnx维持于“H”电平，并将指令锁存赋能信号CLEx及地址锁存赋能信号ALEx维持于“L”电平。

控制器100在发行写入动作所需的指令及地址数据后，使写入保护信号WPnx为“L”电平。此时，在能够使用ODT电路60的非选择存储器10，由于使芯片赋能信号CEnx、写入赋能信号WEn、及读出赋能信号REn为“H”电平且使指令锁存赋能信号CLE及地址锁存赋能信号ALE为“L”电平，所以，ODT控制电路52选择DIN模式并将对应的ODT电路60接通。

当选择存储器10中的写入动作完成时，控制器100使选择存储器10的芯片赋能信号CEn为“H”电平，并使写入保护信号WPnx为“H”电平。在能够使用ODT电路60的非选择存储器10，如果使写入保护信号WPnx为“H”电平，则ODT控制电路52将ODT电路60断开。

5.2.4关于读出动作时的ODT电路的控制

其次，利用图23对读出动作时的控制器100与各存储器10之间的信号的接收发送进行说明。在图23的例中，与图22同样地，对指令锁存赋能信号CLEx、地址锁存赋能信号ALEx、写入赋能信号WEnx在每一存储器10不同的情况进行说明。

如图23所示，控制器100在读出动作的期间，将非选择存储器10中的芯片赋能信号CEnx及写入赋能信号WEnx维持为“H”电平，并将指令锁存赋能信号CLEx及地址锁存赋能信号ALEx维持为“L”电平。

控制器100在发行读出动作所需的指令及地址数据后，在REn维持期间的期间使读出赋能信号REn为“L”电平。而且，控制器100在该期间内使写入保护信号WPnx为“L”电平。在能够使用ODT电路60的非选择存储器10，由于使芯片赋能信号CEnx及写入赋能信号WEn为“H”电平且使指令锁存赋能信号CLE、地址锁存赋能信号ALE、及读出赋能信号REn为“L”电平，所以，ODT控制电路52选择DOUT模式并将对应的ODT电路60接通。

当选择存储器10中的读出动作完成时，控制器100使选择存储器10的芯片赋能信号CEnx为“H”电平，并使写入保护信号WPnx为“H”电平。在能够使用ODT电路60的非选择存储器10，如果使写入保护信号WPnx为“H”电平，则ODT控制电路52将ODT电路60断开。

5.2.5关于ODT电路的动作时序

其次，利用图24对写入保护信号WPnx与ODT电路60的接通/断开的切换的时序进行说明。

如图24所示，在例如待机期间tWHR后，在各种信号有效的状态(存储器10能够受理各种信号的状态)下，控制器100使非选择存储器10的芯片赋能信号CEnx、写入赋能信号WEnx、及读出赋能信号REn为“H”电平，且使指令锁存赋能信号CLEx及地址锁存赋能信号ALEx为“L”电平。然后，控制器100在从REn维持期间开始后经过5nsec以上后至REn维持期间结束为止的期间，将写入保护信号WPnx从“H”切换为“L”电平。

ODT控制电路52在写入保护信号WPnx切换为“H”电平的时序，将芯片赋能信号CEnx、指令锁存赋能信号CLEx、地址锁存赋能信号ALEx、写入赋能信号WEnx、及读出赋能信号REn锁存。在图24的例中，由于使芯片赋能信号CEnx及写入赋能信号WEnx为“H”电平，且使指令锁存赋能信号CLEx及地址锁存赋能信号ALEx为“L”电平，所以，ODT控制电路52将写入保护信号WPnx作为ODT电路60的控制信号而进行处理，并根据读出赋能信号REn的“H”/“L”电平而选择DIN/DOUT模式。然后，在WPnx端子的信号从“H”切换为“L”电平后经过例如25nsec后，将对应的ODT电路60接通。

其次，控制器100将写入保护信号WPnx从“L”切换为“H”电平。ODT控制电路52在自写入保护信号WPnx从“L”切换为“H”电平后经过例如25nsec后，将对应的ODT电路60断开。

5.3关于本实施方式的效果

如果为本实施方式的构成，则能够获得与第1至第4实施方式相同的效果。

进而，在本实施方式中，能够使写入保护信号WPnx具有作为写入保护的控制信号的功能与作为ODT电路60的控制信号的功能。也就是说，能够使写入保护信号WPn与ODT赋能信号ODTEN共通。由此，能够省略控制器100及存储器10中的与ODT赋能信号ODTEN对应的端子、用来接收发送ODT赋能信号ODTEN的数据线。由此，能够在存储器系统中抑制端子数及数据线的条数增加而抑制芯片面积增大。

进而，在本实施方式中，在通过Set Feature设定ODT电路60的参数后，也针对1个信号使其具有作为写入保护控制信号的功能与作为ODT电路60的控制信号的功能。更具体而言，存储器10是在写入保护信号WPnx从“H”电平切换为“L”电平的时序，将芯片赋能信号CEnx、指令锁存赋能信号CLEx、地址锁存赋能信号ALEx、写入赋能信号WEnx、及读出赋能信号REn锁存。而且，存储器10能够根据各信号的状态判定写入保护信号WPnx为写入保护控制信号还是ODT电路60的控制信号。通过使用芯片赋能信号CEnx、指令锁存赋能信号CLEx、地址锁存赋能信号ALEx、写入赋能信号WEnx、及读出赋能信号REn进行判定，能够防止写入保护或ODT电路60的误动作。由此，能够提高存储器系统的可靠性。

此外，在本实施方式中，使用芯片赋能信号CEnx、指令锁存赋能信号CLEx、地址锁存赋能信号ALEx、及写入赋能信号WEnx来判定WPnx端子的信号为写入保护信号WPnx还是ODT赋能信号ODTENx，但用于判定的信号的种类、及信号的逻辑电平的组合并不限定于此。

进而，使写入保护信号WPnx具有作为ODT赋能信号ODTEN的功能，但并不限定于写入保护信号WPnx。

6.第6实施方式

其次，对第6实施方式进行说明。第6实施方式与不在第5实施方式的第2例中将芯片赋能信号CEnx、指令锁存赋能信号CLEx、地址锁存赋能信号ALEx、写入赋能信号WEnx锁存的情况相关。以下，仅对与第5实施方式的第2例不同的方面进行说明。

6.1关于存储器系统的整体构成

首先，对存储器系统1的整体构成进行说明。在本实施方式中的存储器系统1，写入保护信号WPnx、指令锁存赋能信号CLEx、地址锁存赋能信号ALEx、写入赋能信号WEnx使用个别信号线从控制器100发送至各存储器10。

6.2关于ODT电路的控制模式选择

其次，利用图25对ODT电路60的控制模式的选择进行说明。

如图25所示，使芯片赋能信号CEnx及写入赋能信号WEnx为“H”电平，且使指令锁存赋能信号CLEx、地址锁存赋能信号ALEx、写入保护信号WPnx为“L”电平时，如果读出赋能信号REn为“H”电平，则ODT控制电路52选择DIN模式并将ODT电路60接通。另一方面，如果读出赋能信号REn为“L”电平，则ODT控制电路52选择DOUT模式并将ODT电路60接通。ODT控制电路52将ODT电路60接通时的读出赋能信号REn锁存。由此，即使在将ODT电路60接通的期间读出赋能信号REn从“H”变更为“L”电平或者从“L”变更为“H”电平，ODT控制电路52在将ODT电路60断开之前也维持DIN模式或DOUT模式。

另外，在芯片赋能信号CEnx、指令锁存赋能信号CLEx、地址锁存赋能信号ALEx、及写入赋能信号WEnx的至少一者并非所述逻辑电平的状态下，在写入保护信号WPnx为“L”电平的情况下，ODT控制电路52将ODT电路60断开。然后，存储器10成为写入保护状态而写入被禁止。因此，在ODT电路60接通的情况下，当芯片赋能信号CEnx、指令锁存赋能信号CLEx、地址锁存赋能信号ALEx、及写入赋能信号WEnx的至少一者的逻辑电平反转时，存储器10也将ODT电路60断开而转变为写入保护状态。

另外，在写入保护信号WPnx为“H”电平的情况下，ODT控制电路52将ODT电路60断开。

6.3关于从ODT电路的控制状态向写入保护状态的转变

其次，利用图26对从ODT电路60的控制状态向写入保护状态转变时的时序进行说明。

如图26所示，在使芯片赋能信号CEnx及写入赋能信号WEnx为“H”电平且使指令锁存赋能信号CLEx及地址锁存赋能信号ALEx为“L”电平的状态下，如果写入保护信号WPnx从“H”变为“L”电平，则ODT控制电路52将ODT电路60接通。

如果在该状态下例如写入赋能信号WEnx从“H”变为“L”，则ODT控制电路52将ODT电路60断开。而且，存储器10在ODT电路断开后经过例如100nsec后转变为写入保护状态。

此外，在图26的例中，将写入赋能信号WEnx从“H”切换为“L”电平，但也可对芯片赋能信号CEnx、指令锁存赋能信号CLEx、及地址锁存赋能信号ALEx中的任一信号的逻辑电平进行切换。

6.3关于本实施方式的效果

如果为本实施方式的构成，则能够获得与第1至第5实施方式相同的效果。

进而，在本实施方式中，通过在ODT电路60接通的状态下变更芯片赋能信号CEnx、指令锁存赋能信号CLEx、地址锁存赋能信号ALEx、及写入赋能信号WEnx中的任一者的逻辑电平，能够连续地进行ODT电路60的断开动作与向写入保护状态的转变。

7.第7实施方式

其次，对第7实施方式进行说明。与第1至第6实施方式的不同之处在于，在Set Feature时，将ODT电路60的控制模式设定为DIN模式及DOUT模式中的任一者。以下，仅对与第1至第6实施方式不同的方面进行说明。

7.1关于ODT电路的控制的流程

利用图27对ODT电路60的控制流程进行说明。

如图27所示，首先，控制器100在执行Set Feature(第1动作)时，选择DIN模式或DOUT模式中的任一者，并设定参数。

其次，控制器100在写入或读出动作时，将ODT赋能信号ODTEN从“L”设为“H”电平。ODT控制电路52在ODT赋能信号ODTEN为“H”电平的期间，在通过Set Feature预先所设定的DIN模式或DOUT模式下，将对应的ODT电路60接通。

7.2关于本实施方式的效果

如果为本实施方式的构成，则能够获得与第1至第6实施方式相同的效果。

进而，在本实施方式中，通过Set Feature预先设定DIN模式或DOUT模式中的任一者，由此，ODT控制电路52能够不对ODT电路60的控制模式进行选择而控制ODT电路60的动作。由此，能够简化ODT控制电路52的构成，从而能够减小ODT控制电路52的电路面积。因此，能够抑制芯片面积增加。

8.第8实施方式

其次，对第8实施方式进行说明。第8实施方式是在第2实施方式中，根据芯片地址数据CADD，对将ODT电路60接通的存储器芯片70a～70h进行选择。以下，仅对与第2实施方式不同的方面进行说明。

8.1关于存储器芯片的选择

利用图28对存储器芯片70a～70h的选择简单地进行说明。图28是简单地表示第2实施方式中的图12的说明图。此外，在图28的例中，选择最高阶的存储器芯片70h，但并不限定于此。进而，所选择的存储器芯片70也可为多个。

如图28所示，各存储器芯片70(70a～70h)的ODT控制电路52在写入或读出动作时，根据从控制器100发送来的芯片地址数据CADD而掌握所搭载的存储器芯片70在各存储器10中安装在哪一位置。而且，在为例如最高阶的存储器芯片70h的情况下，ODT控制电路52根据ODT赋能信号ODTEN将对应的ODT电路60接通。

8.2关于本实施方式中的效果

如果为本实施方式的构成，则能够获得与第2实施方式相同的效果。

进而，在本实施方式中，能够根据芯片地址数据CADD在各存储器10中仅选择反射信号有效地降低的存储器芯片70而使ODT电路60进行动作。由此，能够进一步进行最佳的ODT电路60的控制，能够更有效地降低由信号的反射所致的干扰，因此，能够提高信号的品质。

进而，在本实施方式中，能够根据芯片地址数据CADD掌握成为写入或读出动作的对象的存储器芯片70，因此，能够根据成为对象的存储器芯片70控制ODT电路60的动作。由此，能够进行更佳的ODT电路60的控制，从而能够更有效地降低由信号的反射所致的干扰，因此，能够提高信号的品质。

进而，在本实施方式中，即使ODT赋能信号ODTEN在各存储器芯片70中共通，也可根据芯片地址数据CADD选择使ODT电路60接通的存储器芯片70。由此，能够将连接控制器100与各存储器10的ODT赋能信号的信号线设为共通信号线。由此，能够简化存储器系统的构成，而能够抑制芯片面积增大。

9.变化例等

所述实施方式的存储器系统包括第1非易失性半导体存储装置(图1中的10)与控制器(图1中的100)。控制器能够将第1信号与控制读出动作时读出数据的时序的第2信号(图3中的REn)发送至第1非易失性半导体存储装置。第1非易失性半导体存储装置包含：第1端子，连接于控制器，并接收第2信号；第1电路(图3中的60)，包含连接于第1端子的第1及第2电阻元件(图4中的63a及63b)、将第1电阻元件与电源电压线(图4中的VCC)电连接的第1开关元件(图4中的61)、及将第2电阻元件与接地电压线(图4中的VSS)电连接的第2开关元件(图4中的62)；及第2电路(图3中的52)，使用第1信号(图3中的ODTEN)控制第1电路。第2电路在当切换第1信号的逻辑电平时(图7中的L到H)第2信号处于第1逻辑电平(图7中的H)的情况下，将第1及第2开关元件断开，在第2信号处于第2逻辑电平的情况下(图7中的L)，将第1及第2开关元件接通。

通过应用所述实施方式，能够提供一种能提高处理能力的非易失性半导体存储装置及存储器系统。

此外，实施方式并不限定于上述所说明的方式，能够进行各种变化。进而，各实施方式能在可能的范围内进行组合。例如，也可在第2实施方式的构成中应用第5实施方式的第1例与第8实施方式，省略与ODT赋能信号ODTEN对应的端子，根据芯片地址数据CADD选择将ODT电路60接通的存储器芯片70。

进而，在所述实施方式中，控制器100也可包括ODT电路60。例如，在存储器10间进行信号的接收发送的情况下，也可将控制器100的ODT电路60接通。

进而，在所述实施方式中，对ODT电路60和与数据线DQ[7：0]、时钟信号DQS及DQSn、以及读出赋能信号REn及RE对应的端子连接的情况进行了说明，但连接ODT电路60的端子并不限定于这些。

进而，在所述实施方式中，对和与读出赋能信号REn及RE对应的端子连接的ODT电路60在DIN模式下断开且在DOUT模式下接通的情况进行了说明，但以DIN模式与DOUT模式切换接通与断开的ODT电路60并不限定于这些。

进而，在所述实施方式中，ODT控制电路52的可变电阻元件63a及63b也可在DIN模式与DOUT模式下设定不同的电阻值。

进而，在所述实施方式中，使用ODT电路60的接口芯片20(或存储器芯片70)并不限定于非选择存储器10(或存储器芯片70)。

进而，所述实施方式也可应用于平面型NAND型闪速存储器或三维积层型NAND型闪速存储器中的任一者。

进而，所述实施方式中的“连接”也包含在中间介置例如晶体管或电阻等其他某个部件而间接地连接的状态。

对本发明的若干实施方式进行了说明，但这些实施方式是作为例提出者，并不意图限定发明的范围。这些实施方式能以其他多种方式实施，能够在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，同样包含在权利要求书所记载的发明及其均等的范围内。

此外，在与本发明相关的各实施方式中，也可如下述般。例如，存储单元晶体管MT能够保持2位(4值)的数据，当将保持有4值中的某一个时的阈值电平按照从低到高的顺序设为E电平(删除电平)、A电平、B电平、及C电平时，

(1)读出动作中：

于A电平的读出动作中施加至所选择的字线的电压为例如0V～0.55V之间。并不限定于此，也可设为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、及0.5V～0.55V中的任一者之间。

于B电平的读出动作中施加至所选择的字线的电压为例如1.5V～2.3V之间。并不限定于此，也可设为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、及2.1V～2.3V中的任一者之间。

于C电平的读出动作中施加至所选择的字线的电压为例如3.0V～4.0V之间。并不限定于此，也可设为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、及3.6V～4.0V中的任一者之间。

作为读出动作的时间(tR)，也可设为例如25μs～38μs、38μs～70μs、或70μs～80μs之间。

(2)写入动作如所述般包含编程动作与验证动作。写入动作中：

编程动作时最初施加至所选择的字线的电压为例如13.7V～14.3V之间。并不限定于此，也可设为例如13.7V～14.0V及14.0V～14.6V中的任一者之间。

也可改变对第奇数条字线进行写入时最初施加至所选择的字线的电压、及对第偶数条字线进行写入时最初施加至所选择的字线的电压。

当将编程动作设为ISPP方式(Incremental Step Pulse Program，增量阶跃脉冲编程)时，作为跃阶电压，能够列举例如0.5V左右。

作为施加至非选择字线的电压，也可设为例如6.0V～7.3V之间。并不限定于该情况，也可设为例如7.3V～8.4V之间，还能够设为6.0V以下。

也可根据非选择字线为第奇数条字线还是第偶数条字线而改变施加的通路电压。

作为写入动作的时间(tProg)，也可设为例如1700μs～1800μs、1800μs～1900μs、或1900μs～2000μs之间。

(3)删除动作中：

最初施加至形成在半导体衬底上部且在上方配置着所述存储单元的阱的电压为例如12V～13.6V之间。并不限定于该情况，也可为例如13.6V～14.8V、14.8V～19.0V、19.0V～19.8V、或19.8V～21V之间。

作为删除动作的时间(tErase)，也可设为例如3000μs～4000μs、4000μs～5000μs、或4000μs～9000μs之间。

(4)存储单元的构造：

具有介隔膜厚为4～10nm的隧道绝缘膜而配置在半导体衬底(硅衬底)上的电荷累积层。该电荷累积层能够设为膜厚为2～3nm的SiN或SiON等的绝缘膜与膜厚为3～8nm的多晶硅的积层构造。另外，也可对多晶硅添加Ru等金属。在电荷累积层之上具有绝缘膜。该绝缘膜例如具有隔于膜厚为3～10nm的下层High-k膜与膜厚为3～10nm的上层High-k膜之间的膜厚为4～10nm的氧化硅膜。High-k膜能够列举HfO等。另外，氧化硅膜的膜厚能够厚于High-k膜的膜厚。在绝缘膜上，介隔膜厚为3～10nm的功函数调整用的材料而形成有膜厚为30nm～70nm的控制电极。此处，功函数调整用的材料为TaO等的金属氧化膜、TaN等的金属氮化膜。控制电极能够使用W等。

另外，能够在存储单元间形成气隙。

[符号的说明]

1 存储器系统

10 存储器

20 接口芯片

21、32、41、42 凸块

30、70 存储器芯片

31 TSV

33 配线

40 封装衬底

50 输入输出控制电路

51 逻辑电路

52 ODT控制电路

53 存储单元阵列

54 参数存储部

60 ODT电路

61 p通道MOS晶体管

62 n通道MOS晶体管

63a、63b 可变电阻元件

64 输入接收器

65 输出驱动器

71 端子

100 控制器

200 主机设备