形成于半导体衬底中的存储器单元、存储器单元的群组及存储器电路的制作方法

形成于半导体衬底中的存储器单元、存储器单元的群组及存储器电路的制作方法
【专利摘要】本实用新型涉及一种形成于半导体衬底中的存储器单元、存储器单元的群组及存储器电路，该存储器单元包括在该衬底中所形成的沟槽(TR)中垂直延伸并且通过第一栅极氧化物层(D3)与该衬底隔离的选择栅极(SGC)；在该衬底上方延伸并且通过第二栅极氧化物层(D1)与衬底隔离的水平浮置栅极(FG)；和在该浮置栅极上方延伸的水平控制栅极(CG)，该选择栅极(SGC)覆盖该浮置栅极的侧面，该浮置栅极仅通过第一栅极氧化物层(D3)与该选择栅极隔开，并且仅通过第二栅极氧化物层与在该衬底中沿该选择栅极延伸的垂直沟道区域(CH2)隔开。
【专利说明】
形成于半导体衬底中的存储器单元、存储器单元的群组及存储器电路
技术领域
[0001 ]本实用新型涉及一种电可擦除且可编程的非易失性存储器(EEPROM)。本实用新型尤其涉及一种非易失性存储器，其包括多个存储器单元，每个存储器单元包括浮置栅极晶体管和选择晶体管栅极。
【背景技术】
[0002]已经实施了多种解决方案以使得这样的存储器单元最小化。因此，存储器单元已经以成对的所谓的“配对”存储器单元被聚集在一起，以共享单个选择晶体管。
[0003]图1是共享选择晶体管的一对存储器单元C11、C12的连线图，它们属于存储器阵列中的两个相邻字线1〈1>、胃〈1+1>。存储器单元(:11、(:12能够通过位线此〈」>、共用选择线51^〈1>和控制栅极线CGL〈i>、CGL〈i+l>进行读和写访问。每个存储器单元C11、C12包括浮置栅极晶体管FGT。每个单元Cll、C12的晶体管FGT的控制栅极CG通过触点C4连接至控制栅极线CGL<i>。晶体管FGT的漏极区域通过触点Cl连接至位线BL。此外，每个浮置栅极晶体管FGT使得其源极端子通过相应的选择晶体管ST耦合至源极线CSL。选择晶体管ST共享相同的选择控制栅极SGC。两个存储器单元C11、C12由于它们共享相同的选择控制栅极SGC和相同的位线BL而被称作“配对”。共用控制栅极SGC通过触点C3连接至共用于两个存储器单元的选择线SL〈i>。如虚线所表示的，晶体管FGT、ST的沟道区域处于阱PW的电势。最后，源极线CSL可以通过触点C5连接至以金属层所产生的总体源极线。
[0004]还提出了对选择晶体管进行垂直布置。图2是共享垂直选择晶体管栅极SGC的两个配对存储器单元C11、C12的示意性截面图，上述垂直选择晶体管栅极SGC共用于这两个配对存储器单元。存储器单元C11、C12在P型传导性的阱PW中产生。阱PW形成于半导体晶片WF中。阱PW通过包围整个阱的N型掺杂的隔离层n0而与晶片WF的其余部分隔离开来。每个存储器单元C11、C12包括浮置栅极晶体管FGT和选择晶体管ST。每个浮置栅极晶体管FGT包括漏极区域nl、源极区域n2、浮置栅极FG、状态控制栅极CG，以及在浮置栅极FG下方在漏极nl和源极π2区域之间延伸的沟道区域CH1。垂直选择栅极SGC嵌入在衬底PW中并且通过例如由二氧化硅S12所制成的形成选择晶体管ST的栅极氧化物的栅极氧化物层D3而与衬底PW隔离开来。区域η2沿所嵌入的垂直栅极SGC的上边缘延伸。栅极SGC到达形成共用于选择晶体管ST的源极区域ηΟ的区域η0，并且因此形成选择晶体管ST的源极线路CSL。每个选择晶体管ST因此包括共用于其单元的浮置栅极晶体管FGT的源极区域η2的漏极区域，共用源极区域η0，以及沿栅极SGC在漏极η2和源极ηΟ区域之间垂直延伸的沟道区域CH2。
[0005]区域nl、n2总体通过衬底PW的N型掺杂所形成。浮置栅极FG总体由层I多晶硅或“polyl”所制成，并且通过栅极氧化物层Dl而形成于衬底PW上。状态控制栅极CG总体由层2多晶硅或“poly2”所制成。每个状态控制栅极CG形成于之前利用栅极氧化物层D2进行覆盖的浮置栅极FG之一上。栅极SGC形成于利用层O多晶硅或“polyO”所填充的沟槽之中，通过栅极氧化物层D3而与衬底隔离。根据所选择的制造方法，形成栅极SGC的传导沟槽可能没有任何电气不连续性。其因此可以被直接用作字线WL。
[0006]两个存储器单元Cll、C12被覆盖以电介质绝缘材料D0，其可以是二氧化硅Si02。浮置栅极晶体管FGT的漏极区域nl通过穿过绝缘材料DO的触点Cl而耦合至相同的位线BL。
[0007]这样的存储器单元是沟道擦除或编程的，即通过将衬底置于正擦除电压或负编程电压，通过福勒-诺得海姆(Fowler Nordheim)效应或者通过热电子注入而使得电荷从其浮置栅极被提取或者电荷被注入到其浮置栅极之中。
[0008]更具体地，存储器单元通过将施加至衬底的正电压与施加至其浮置栅极晶体管的控制栅极CG的负电压组合而被擦除，同时配对存储器单元的浮置栅极晶体管的控制栅极接收正的擦除禁止电压而防止其同时被擦除。
[0009]类似地，存储器单元通过将施加至位线BL和衬底PW的负电压与施加至其浮置栅极晶体管的控制栅极CG的正电压组合而被编程，同时配对存储器单元的浮置栅极晶体管的控制栅极接收负的编程禁止电压而防止其同时被编程。
[0010]最后，存储器单元通过将正电压施加至其浮置栅极晶体管的控制栅极以及将正电压施加至相对应的位线而被读取，同时连接至该相同位线的配对存储器单元在其控制栅极上接收负的读取禁止电压而防止其同时被读取。
[0011]此外，特别是出于小型化的原因，已经研发出了具有全耗尽绝缘体上硅(FDSOI)的薄膜的晶体管技术。该技术对于未来数代的技术具有决定性的优势。首先，由于使用了硅的薄膜，所以经由CMOS类型晶体管的沟道的栅极进行的静电控制与在大型硅衬底上所产生的常规晶体管相比得到了大幅改进。该突出的控制在一方面使得集成电路的性能/消耗权衡有所改进，另一方面为rosoi技术提供了针对小型化的高度可能性。因此，与同样具有非常良好的静电控制的FinFET(鳍式场效应晶体管)技术相比，FDSOI技术代表了更易于生产的颠覆性技术，与架构形成平面的晶体管与常规技术非常相似。因此，制造方法更为简单。
【实用新型内容】
[0012]因此，期望能够在其中基于CMOS晶体管产生逻辑电路的rosoi类型的衬底中产生非易失性存储器单元。还期望使得该非易失性存储器单元进一步小型化并且简化这样的存储器单元的控制。
[0013]—些实施例涉及一种形成于半导体衬底中的存储器单元，包括:在该衬底中所形成的沟槽中垂直延伸并且通过第一栅极氧化物层与该衬底隔离的选择栅极;在该衬底上方延伸并且通过第二栅极氧化物层与衬底隔离的水平浮置栅极；以及在该浮置栅极上方延伸的水平控制栅极。根据一个实施例，选择栅极覆盖浮置栅极的侧面，该浮置栅极仅通过第一栅极氧化物层与该选择栅极隔开，并且仅通过第二栅极氧化物层与在该衬底中沿该选择栅极延伸的垂直沟道区域隔开。
[0014]根据一个实施例，该衬底属于全耗尽绝缘体上硅类型的晶片，包括形成于该衬底上的电介质层以及形成于该电介质层上的硅层，该浮置栅极形成于该硅层中，并且该第二栅极氧化物层形成于该电介质层中。
[0015]根据一个实施例，存储器单元包括形成收集性源极平面(collective sourceplane)的嵌入层，该收集性源极平面与垂直沟道区域电接触，用于收集编程电流，该编程电流用于对该存储器单元以及该衬底中所形成的其它存储器单元进行编程。
[0016]—些实施例还涉及一种存储器单元的群组，其包括第一个如之前所定义的存储器单元和第二个如之前所定义的第二存储器单元，第一个存储器单元和第二个存储器单元共享相同的垂直选择栅极。
[0017]—些实施例还涉及一种存储器电路，包括存储器阵列，存储器阵列包括多个如之前所定义的存储器单元。
[0018]—些实施例还涉及一种存储器电路，包括:至少一个如之前所定义的存储器单元；以及用于对该存储器单元进行编程的电路，被配置为将电势施加至该衬底、垂直选择栅极、控制栅极以及该存储器单元的漏极区域和源极区域，使得热电子通过该第二栅极氧化物层经由该垂直沟道区域被注入到该浮置栅极中。
[0019]—些实施例还涉及一种存储器电路，包括:至少一个如之前所定义的存储器单元；以及用于擦除该存储器单元的电路，被配置为将电势施加至该衬底、垂直选择栅极、控制栅极以及该存储器单元的漏极区域和源极区域，而使得热电子经由该垂直选择栅极直接从该浮置栅极中被提取。
[0020]—些实施例还涉及一种用于在半导体衬底中制造电可编程存储器单元的方法，该方法包括步骤:在该衬底中以及在形成于该衬底上的第一电介质层和第一传导层中蚀刻第一沟槽，在该第一沟槽的壁上沉积第二电介质层，在该衬底上以及该第一沟槽中沉积第二传导层并且对该第二传导层进行蚀刻以形成在该第一沟槽中延伸的垂直选择栅极，直至到达通过该第一传导层的顶面的平面，在该衬底上沉积第三电介质层，在该第三电介质层上沉积第三传导层，在该第三传导层、第三电介质层、第一传导层和第一电介质层中蚀刻第二沟槽，并且在该垂直选择栅极上方通过该第三传导层和第三电介质层蚀刻第三沟槽，从而在该第二和第三沟槽之间形成该存储器单元的控制栅极和浮置栅极的第一堆叠。
[0021]根据一个实施例，该衬底属于全耗尽绝缘体上硅类型的晶片，包括由硅所制成的第一电介质层和第一传导层。
[0022]根据一个实施例，该方法包括在该第三传导层、第三电介质层、第一传导层和第一电介质层中蚀刻第四沟槽的步骤，以在该第三沟槽和第四沟槽之间形成与该存储器单元共享该垂直选择栅极的配对存储器单元的控制栅极和浮置栅极的第二堆叠。
[0023]根据一个实施例，该方法包括在该衬底中注入形成该存储器单元的源极线路的传导平面的预备步骤。
[0024]根据一个实施例，该方法包括在该第二沟槽的底部处注入掺杂物以形成浮置栅极晶体管的漏极区域。
[0025]根据一个实施例，该第一电介质层具有在10和30nm之间的厚度并且该第一传导层具有在8和15nm之间的厚度。
[0026]—些实施例还涉及一种用于在半导体晶片上制造集成电路的方法，其包括如之前所定义的制造存储器单元的方法。
[0027]在本公开的实施方式中，能够使得存储器单元进一步小型化并且能够简化这样的存储器单元的控制。
【附图说明】
[0028]以下将关于附图对本实用新型实施例的一些示例进行描述，但是上述示例并不局限于这些附图，其中:
[0029]以上所描述的图1描绘了共享共用选择晶体管栅极的一对存储器单元的电路，
[0030]以上所描述的图2是共享共用的垂直选择晶体管栅极的一对配对存储器单元的示意性截面图，
[0031]图3是根据一个实施例的共享共用垂直选择晶体管栅极的一对配对存储器单元的示意性截面图，
[0032]图4是根据一个实施例的图3的该对存储器单元的示意性截面图，其示出了用于对存储器单元进行编程的方法，
[0033]图5是根据一个实施例的图3的该对存储器单元的示意性截面图，其示出了用于对存储器单元进行擦除的方法，
[0034]图6A至6G是示出根据一个实施例的用于制造存储器单元的方法的步骤的示意性截面图，
[0035]图7是根据另一个实施例的共享共用的垂直选择晶体管栅极的一对配对存储器单元的示意性截面图，
[0036]图8是根据一个实施例的处于中间制造步骤的一对配对存储器单元的示意性截面图，
[0037]图9示意性地描绘了包括诸如图3中的那些存储器单元的存储器电路的示例。
【具体实施方式】
[0038]图3描绘了根据一个实施例的两个配对存储器单元Cl、C2。存储器单元Cl工2在?型传导性衬底PW中产生。该衬底由产生于半导体晶片WF中的阱PW所形成。阱PW通过包围整个阱的N型掺杂的隔离层nO而与晶片WF的其余部分隔离开来。存储器单元Cl、C2具有共用于这两个存储器单元的垂直选择晶体管栅极SGC。每个存储器单元C1、C2包括浮置栅极晶体管FGT的部分和选择晶体管ST的部分。每个浮置栅极晶体管FGT的部分包括漏极区域nl以及栅极堆叠，栅极堆叠包括被栅极氧化物层D2所隔开的浮置栅极FG和状态控制栅极CG，浮置栅极FG通过栅极氧化物层DI与阱PW隔离开来。
[0039]根据一个实施例，垂直选择栅极SGC产生于在阱PW中所形成并且通过浮置栅极晶体管部分的栅极堆叠的沟槽之中，并且在共用于晶体管ST部分的源极区域n3和配对存储器单元C1、C2的浮置栅极FG或栅极氧化物层D2之间延伸。垂直栅极SGC覆盖存储器单元C1、C2的浮置栅极FG的侧面，并且仅通过形成选择晶体管ST的部分的栅极氧化物的、例如由二氧化硅Si02制成的电介质层D3而与这些浮置栅极以及阱PW隔离开来。形成于阱PW中的源极区域π3与隔离层nO电接触，因此形成晶体管ST部分的源极线路CSL。区域n3沿垂直栅极SGC的两个下边缘延伸。每个选择晶体管ST部分因此包括共用的源极区域n3，以及沿选择栅极SGC在浮置栅极FG和源极区域n3之间垂直延伸的沟道区域CH2。将要注意的是，区域n3可以在选择栅极SGC到达层nO的情况下被省略。
[0040]浮置栅极晶体管FGT部分的栅极堆叠的侧面并未被选择栅极SGC所覆盖的多个部分可以被覆盖以电介质层D4。可以在层D4上形成间隔物SPl、SP2。因此，间隔物SPl形成于漏极区域nl上方而间隔物SP2则形成于选择栅极SGC上方。间隔物SP1、SP2可以以常规方式通过在衬底SUB或栅极SGC上沉积例如由二氧化硅或氮化硅所制成的电介质层并且通过对该电介质层进行等离子体各向异性蚀刻而形成。
[0041 ]配对存储器单元Cl、C2被覆盖以电介质绝缘材料DO，电介质绝缘材料DO也可以是二氧化硅Si02。单元Cl、C2的晶体管FGT部分中的每个漏极区域nl通过穿过绝缘材料DO的触点Cl而耦合至共用位线BL。
[0042]区域nO、nl、n3总体由衬底PW的N型掺杂所形成。栅极FG、CG、ST总体由多晶硅所制成。形成栅极SGC的传导沟槽可以没有任何电介质非连续性(在垂直于图中平面的方向)。因此可以被直接用作字线WL。
[0043]根据一个实施例，存储器单元Cl、C2产生于包括半导体衬底SUB的n)S0I晶片WF中，上述半导体衬底SUB具有覆盖以绝缘层IL的顶面，该绝缘层IL自身被覆盖以由例如硅的半导体材料所制成的上有源层AL。阱PW以及区域η0、η I和η3通过将掺杂物注入衬底SUB中所形成，对阱PW的浮置栅极FG进行隔离的栅极氧化物层Dl被形成于层IL中，并且浮置栅极FG形成于有源层AL中。
[0044]因此，栅极SGC可以形成于被填充以层O多晶硅或“polyO”的沟槽中，通过栅极氧化物层D3与衬底隔离开来，并且状态控制栅极CG可以由层I多晶硅或“polyl”制成或者处于金属层中。
[0045]图4示出了用于对存储器单元Cl进行编程的热电子编程操作，并且针对信息而提供了出于该目的而被施加至存储器单元C1、C2的电压值。为了执行该操作，位线BL承受例如等于4V的电压BLV，栅极SGC接收例如等于IV的电压SV，并且存储器单元Cl的控制栅极CG接收可以被设置为10V的编程电压CGVο阱PW和源极线路CSL被接地(GND)。在这些条件下，存储器单元Cl的晶体管FGT部分和该对存储器单元C1、C2的晶体管ST部分协同操作以便将电荷通过栅极氧化物层Dl注入到浮置栅极FG中。选择晶体管ST部分具有其中形成电流(由图4上的箭头所表示)的传导沟道CH2，该电流包括被称作“热电子”的动能电子。当电流Il到达单元Cl的浮置栅极FG下方的绝缘层IL时形成注入区，某些高能量电子在该注入区中在施加至控制栅极CG的电压所产生的电场的作用下被注入到浮置栅极FG中。该电荷因此通过传送经过选择晶体管ST部分的沟道CH2并且通过经控制栅极CG向浮置栅极FG施加高电势差(这里为10V)而从衬底PW转移至浮置栅极FG(编程)，以获得该电荷转移。能够注意到的是，在配对单元C2中，控制栅极CG被接地。尽管在选择栅极SGC中存在IV的电压，但是由于控制栅极CG接地并且因此浮置栅极以及阱PW和源极线路CSL被接地GND，所以单元C2的沟道CH2中并没有电流循环。其结果是单元C2并不消耗任何电流。
[0046]图5示出了擦除存储器单元Cl的操作，并且针对信息提供了出于该目的而施加至存储器单元C1、C2的电压值。为了执行该操作，位线BL被接地，选择栅极SGC接收例如等于5V的擦除电压，并且存储器单元Cl的控制栅极CG接收可以被设置为-10V的编程电压CGV13-PW和源极线路CSL可以保持接地(GND)。在这些条件下，通过在待擦除存储器单元的选择栅极SGC和浮置栅极FG之间施加高电场(这里为10V)，而在不经过阱PW的情况下执行擦除。因此，电子经选择栅极SGC的栅极氧化物层D3而通过隧道效应(福勒-诺得海姆)从浮置栅极被提取。仅通过将配对存储器单元C2的控制栅极CG接地就防止了该存储器单元被擦除。存储器单元的擦除因此由控制栅极CG所控制。因此可以按照存储器单元的页面或者字线WL来执行。
[0047]两个存储器单元Cl、C2之一可以通过向其控制栅极CG施加正电压以及向相对应的位线施加正电压来进行读取，而连接至相同位线的配对存储器单元则在其控制栅极上接收负的读取禁止电压，防止其同时被读取。
[0048]因此，编程和擦除操作通过经两个不同的栅极电介质层转移电子来执行，编程是通过栅极氧化物层Dl执行，而擦除则是通过栅极氧化物层D3执行。其结果是存储器单元可以比常规存储器单元或者图2所描绘的存储器单元经历更多数量的编程/擦除循环。其结果还在于阱PW在这些操作期间并不会受到任何应力。
[0049]应当注意的是，在衬底中平行于位线BL形成STI型的浅隔离沟槽，以将存储器单元的行或成对的行互相隔离。
[0050]图6A示出了用来产生存储器单元的rosoi晶片WF。晶片WF包括例如由硅制成的半导体衬底SUB，其顶面被覆盖以电介质层IL，电介质层IL自身被覆盖以由例如娃的半导体材料所制成的上有源层AL。针对处于或低于28nm的技术，绝缘层IL可以具有在10和30nm之间的厚度，并且上有源层AL可以具有在8和15nm之间的厚度。
[0051]在图6B所示的步骤Sll期间，电介质层IL2被形成于晶片WF的表面之上。该层可以通过沉积或部分氧化有源层AL而形成。深掺杂层nO在电介质层IL下方被深深地向下注入在衬底SUB之中。该层例如是N型层以隔离形成于衬底SUB中的P型阱。层nO将被用作衬底中所注入的所有存储器单元的源极线路CSL，更确切地是能够收集用于对若干存储器单元进行编程的编程电流的收集性源极平面。随后，层nO和IL之间的衬底SUB被掺杂以形成P型传导性的阱PW。
[0052]在图6C所示的步骤S12期间，通过沉积或生长一个或多个例如由二氧化硅或氮化硅所制成的层而在电介质层IL2上形成硬掩模层HM。光敏树脂掩模随后被沉积在掩模HM上，其随后进行显影从而在树脂掩模中形成开口。随后通过该树脂掩模对掩模HM进行蚀刻从而在掩模HM中形成相对应的开口 I，并且随后去除树脂掩模。在层IL2、AL、IL以及在阱PW中通过经掩模HM中的开口 I进行蚀刻而形成沟槽TR。形成区域n3的深掺杂袋状区通过沟槽TR而在沟槽TR的底部附近被注入阱PW之中。区域n3通过垂直离子注入所形成，并且在保持被定位在阱中位于沟槽TR底部附近的区域中。区域n3延伸至掺杂层nO并且因此将被用作所形成的一对存储器单元的源极区域，而掺杂层nO则将在源极区域n3的延续中被用作源极线路CSL。在一个备选实施例中，区域n3并不被进行注入并且沟槽TR以更大深度进行蚀刻，从而到达层n0，后者将被用作源极区域和源极线路。
[0053]在图6D所示的步骤S13期间，硬掩模HM被去除并且电介质层D3例如通过生长二氧化硅而形成于沟槽TR的壁上以及层IL2的表面上，以形成垂直栅极SGC的栅极氧化物。例如由多晶硅所制成的传导层随后被沉积在整个衬底SUB之上以及沟槽TR内从而形成垂直栅极SGC。该传导层随后被撤出沟槽TR直至到达层IL2上的电介质层D3的水平面。
[0054]在图6E所示的步骤S14期间，传导层GL被沉积在电介质层D3上，随后为硬掩模层HM2。光敏树脂掩模RL2随后被沉积在掩模HM2上，随后进行显影从而在栅极SGC的任一侧上在树脂掩模中形成开口。掩模HM2随后经该树脂掩模进行蚀刻从而在掩模HM2中形成相对应的沟槽TRl。通过经掩模HM2进行蚀刻，沟槽TRl在层GL、IL2、AL、IL中被加深直至它们到达阱PW的上表面。掺杂区nl在沟槽TRl的底部处被注入阱PW中。沟槽TRl之间的层因此被提供以形成配对存储器单元的浮置栅极晶体管FGT部分的栅极堆叠。被提供以形成控制栅极CG的传导层GL可以由多晶硅或金属所制成。
[0055]在图6F所示的步骤S15期间，树脂掩模R12被去除，并且新的光敏树脂掩模RL3被沉积在掩模HM2上以及沟槽TRl中，随后进行显影从而在栅极SGC上方在树脂掩模RL3中形成开口。掩模HM2随后经该树脂掩模进行蚀刻从而在掩模HM2中形成相对应的沟槽TR2，并且去除树脂掩模RL3。通过经掩模HM2进行蚀刻，沟槽TR2经层GL和IL2而被加深直至其到达栅极SGC的上表面。
[0056]在图6G所示的步骤S16期间，树脂掩模RL3和硬掩模HM2被去除。电介质层D4被沉积在层GL上以及沟槽TR、TR2中，并且可以在沟槽TR1、TR2的壁上形成间隔物SP1、SP2。电介质层D4随后可以从层GL的顶面被去除，从而形成浮置栅极晶体管FGT部分的控制栅极CG。
[0057]将要注意到的是，沟槽TR和TR2并非必然完全对准或者为相同宽度。特别地，沟槽TR2可以在一侧或两侧比沟槽TR更窄。在后者的情况下，获得图7中所描绘的存储器单元Cl’、C2’的结构。存储器单元Cl’、C2’与存储器单元Cl、C2的不同之处在于，它们包括共用的选择栅极SGC’，并非必然更宽，而是部分在栅极氧化物层D2之下延伸。其结果在于存储器单元Cl’、C2 ’的浮置栅极晶体管FGT ’可以包括栅极氧化物层D2以及比其浮置栅极FG ’更宽的控制栅极CG ’。也可能与之相反，控制栅极和栅极氧化物层D2比浮置栅极更窄。
[0058]当沟槽TR2比沟槽TR更窄时，沟槽TR2可以比图6F所示的沟槽更深并且如图8所示地在形成共用栅极SGC’的层“polyO”中延伸。重要的仅是共用栅极SGC’与形成于层GL中的控制栅极CG ’保持隔离。因此，沟槽TRl和TR2可以被同时形成。
[0059]还能够注意到，制造步骤Sll至S16完美地适合用于在rosoi晶片上制造CMOS晶体管的制造过程。存储器单元的制造仅涉及到产生垂直栅极SGC的额外制造步骤，以形成足以在浮置栅极FG和控制栅极CG之间产生栅极氧化物层D2的电介质层厚度。因此，栅极氧化物层D2可以通过在各种材料中生长或沉积所产生的不同层所形成，上述材料诸如二氧化硅Si02、氮化钛TiN、氧化物-氮化物-氧化物(ONO)的多层结构之类的各种材料或者诸如硅化铪、硅化锆、二氧化铪和二氧化锆之类的具有高电介质常数的材料。栅极氧化物层D2还可以包括连续沉积相同材料所产生的层。掺杂区域nl在与形成CMOS晶体管的漏极和源极的掺杂区域相同的时间产生。如果掺杂区域nl的掺杂不足以产生浮置栅极晶体管FGT部分的漏极区域nl，则可以提供注入掺杂物的额外步骤以在间隔物SPl之间产生掺杂区域nl ’(图6G)。
[0060]与在常规半导体衬底(图2)中制造存储器单元相比，刚才所描述的制造方法使得能够去除通过沉积和蚀刻由多晶硅制成的层而产生栅极氧化物层Dl和产生浮置栅极FG的步骤。
[0061]本领域技术人员将要理解的是，本实用新型能够容许各种其它的替换实施例和应用。特别地，虽然以上描述是在rosoi晶片中形成存储器单元，但是一个实施例可以旨在在常规半导体衬底中产生存储器单元。出于该目的，在形成垂直选择栅极SGC之前，其中形成栅极氧化物层Dl和浮置栅极层FG的层IL、AL可以被沉积在常规半导体衬底上。以这种方式，选择栅极SGC可以如以上所描述地延伸，直至到达层AL的顶面在其中延伸的平面。
[0062]此外，虽然以上描述了两个配对存储器单元的形成，但是根据本实用新型的一个方面实施例可以旨在生产“单位”存储器单元，即没有任何共享相同的垂直选择栅极SGC的配对存储器单元。
[0063]相反地，一些实施例可以旨在例如在生产电可编程和可擦除存储器电路MEMl的框架内共同且同时生产图9所示的类型的一行或多行配对存储器单元。电路MEMl被产生于半导体晶片上并且形成集成电路1C。其包括产生于衬底PW上的配对字线WL〈i>、WL〈i+i>，并且包括共享相同选择线路SL〈i>的配对存储器单元。选择线路SL和控制栅极线路CGL耦合至字线解码器WLDC，字线解码器WLDC向它们施加存储器单元擦除、编程和读取电压。连接至存储器单元的漏极区域nl的位线BL通过列解码器⑶EC耦合至编程锁存器BLT的集合以及感应放大器SA的集合。这些元件耦合至控制电路CCT，后者确保编程和擦除操作的顺序与以上所描述的方法相符。能够注意到的是，假设阱PW和源极线路CSL必须始终保持接地并且在存储器单元的配对存储器单元经历编程、擦除或读取操作时不必向后者施加擦除、编程或读取禁止电压，提供图3所示类型的配对存储器单元使得解码器WLDC、⑶EC和CXD能够有所简化
[0064]本领域技术人员还要理解的是，根据本实用新型的存储器单元容许在其它技术领域中产生，以上描述中所提到的材料一特别是硅、二氧化硅和多晶硅一仅是作为示例。
【主权项】
1.一种形成于半导体衬底(SUB)中的存储器单元，其特征在于，包括:在所述衬底中所形成的沟槽(TR)中垂直延伸并且通过第一栅极氧化物层(D3)与所述衬底隔离的选择栅极(SGC);在所述衬底上方延伸并且通过第二栅极氧化物层(Dl)与所述衬底隔离的水平浮置栅极(FG);以及在所述浮置栅极(FG)上方延伸的水平控制栅极(CG)， 其特征在于，所述选择栅极(SGC)覆盖所述浮置栅极(FG)的侧面，所述浮置栅极仅通过所述第一栅极氧化物层(D3)与所述选择栅极隔开，并且仅通过所述第二栅极氧化物层(Dl)与在所述衬底(SUB)中沿所述选择栅极延伸的垂直沟道区域(CH2)隔开。2.根据权利要求1所述的存储器单元，其特征在于，所述衬底(SUB)属于全耗尽绝缘体上硅类型的晶片(WF)，包括形成于所述衬底上的电介质层(IL)以及形成于所述电介质层上的硅层(AL)，所述浮置栅极(FG)形成于所述硅层中，并且所述第二栅极氧化物层(Dl)形成于所述电介质层中。3.根据权利要求1或2所述的存储器单元，其特征在于，包括形成收集性源极平面(SL)的嵌入层，所述收集性源极平面(SL)与所述垂直沟道区域(CH2)电接触，用于收集编程电流，所述编程电流用于对所述存储器单元(Cl，C2)以及所述衬底中所形成的其它存储器单兀进行编程。4.一种存储器单元的群组，其特征在于，包括第一个存储器单元(Cl)和第二个存储器单元(C2)，所述第一个存储器单元(Cl)为根据权利要求1至3中的一项所述的存储器单元，所述第二个存储器单元(C2)为根据权利要求1至3中的一项所述的存储器单元，所述第一个存储器单元(Cl)和所述第二个存储器单元(C2)共享相同的选择栅极(SGC)。5.—种存储器电路(IC，MEM1)，其特征在于，包括存储器阵列，所述存储器阵列包括多个根据权利要求1至4中的一项所述的存储器单元(Cl，C2)。6.—种存储器电路(IC，MEM1)，其特征在于，包括:至少一个根据权利要求1至3中的一项所述的存储器单元(Cl，C2);以及用于对所述存储器单元进行编程的电路(CCT)，被配置为将电势施加至所述衬底(PW)、所述选择栅极(SGC)、所述控制栅极(CG)以及所述存储器单元的漏极(nl)区域和源极(nO)区域，使得热电子通过所述第二栅极氧化物层(Dl)经由所述垂直沟道区域(CH2)被注入到所述浮置栅极(FG)中。7.—种存储器电路(IC，MEM1)，其特征在于，包括:至少一个根据权利要求1至3中的一项所述的存储器单元(Cl，C2);以及用于擦除所述存储器单元的电路(CCT)，被配置为将电势施加至所述衬底(PW)、所述选择栅极(SGC)、所述控制栅极(CG)以及所述存储器单元的漏极(nl)区域和源极(nO)区域，使得热电子经由所述选择栅极(SGC)直接从所述浮置栅极(FG)中被提取。
【文档编号】H01L27/115GK205428927SQ201520749262
【公开日】2016年8月3日
【申请日】2015年9月24日
【发明人】A·雷尼耶, J-M·米拉贝尔, S·尼埃尔, F·拉罗萨
【申请人】意法半导体(鲁塞)公司