半导体存储装置的制造方法
【技术领域】
[0001]本发明是关于一种半导体存储装置，特别是关于输出入数据的压缩延伸或是错误校正。
【背景技术】
[0002]快闪存储器、动态随机存取存储器等半导体存储器随着电路密度的逐年增加，造成制造没有不良品或是缺陷品的困难。因此之故，就存储器晶片而言，需要使用冗长的计划(scheme)来发现并且补偿制造过程中所发生的存储元件的物理上的缺陷。举例而言，冗长的计划是用以在设置大型存储器时，补偿具有物理缺陷的存储元件。此外，半导体存储器除了依据大型存储器的物理补偿之外，也包括对应软件错误的错误校正电路(ECC，Err0rChecking Correct1n)。
[0003]就NAND型快闪存储器而言，由于对重复数据反复进行可编程或是擦除，因隧穿绝缘层的劣化导致电荷维持性能的劣化，隧穿绝缘层所捕捉的电荷造成门槛值的变动，而产生位错误。专利文献1应对如上述的位错误，而配置了错误校正电路。值得注意的是，在群组选择晶体管附近的胞因光刻而造成型态不均匀，由于形成扩散层时离子注入不均匀，使位错误有增加倾向。因此配置错误校正码以进行更多补偿。
[0004]此外，专利文献2揭示了一种配置错误校正器的半导体装置，其中配置错误校正器是用以对输入至NAND快闪存储器的输入数据或是来自NAND快闪存储器的输出数据进行错误校正的处理。在此半导体装置中，NAND快闪存储器以及错误校正器之间的连接是可以替换的，以降低电路的面积。
[0005]专利文献:
[0006]专利文献1日本专利公开第2010-152989号公报；
[0007]专利文献2日本专利公开第2011-197819号公报。
【发明内容】
[0008]发明所欲解决的问题:
[0009]于晶片搭载错误校正电路的NAND型快闪存储器对于读取或是可编程的全部位数据进行错误校正，其运算是非常耗费时间的。特别是NAND型快闪存储器因为以页面为单位而进行读取或是编程，随着高电路密度而每增加1个页面的位数的时候，将因此而等比例地增加错误校正电路的运算时间。因此，缩短读取时间或编程时间就成为障碍所在。
[0010]本发明解决上述的现有问题，其目的在于提供一种半导体存储装置，在维持数据的可靠度的同时，能够缩短数据的输出入时间。
[0011]解决问题的方法:
[0012]本发明提供一种半导体存储装置，包括一存储器阵列，用以维持从该存储器阵列读取的数据或是维持写入至该存储器阵列的数据的一数据维持组件，一外部输出入端点，用以耦接该数据维持组件并且对输入至该数据维持组件的数据或是来自该数据维持组件的输出数据进行错误检测或是校正的一错误校正组件，以及耦接于该外部输出入端点与该错误校正组件之间并且进行数据的压缩或是延伸的一压缩组件，其中该压缩组件压缩来自该外部输出入端点所提供的数据，提供被压缩的数据至该错误校正组件，并且延伸从该错误校正组件所提供的数据，提供被延伸的数据至该外部输出入端点。
[0013]理想的作法是，半导体存储装置还包括一输出入缓冲器配置于该外部输出入端点以及该压缩组件之间。理想的作法是，上述压缩组件以逻辑压缩输入数据。理想的作法是，上述压缩组件将输入数据压缩为一数据型态以及包含该数据型态的一致次数的数据。理想的作法是，上述压缩组件还包括用以比较输入数据以及型态数据的一比较器，以及用以计数该输入数据以及该型态数据的一致次数的一计数器。理想的作法是，上述压缩组件还包括用以产生N位组的数据型态的一数据型态产生器，用以判断从该比较器的比较结果所得到的数据型态与上一个比较器所比较的数据型态是否一致的一判断器，以及用以产生压缩后的数据的一压缩数据产生器，其中当借由该判断器判断为不一致时，该压缩数据产生器产生一型态数据以及包含该型态数据的一致次数的压缩数据。理想的作法是，上述压缩组件还包括一延伸器，用以将包含型态数据以及该型态数据的一致次数的被压缩的数据延伸为原本的数据。理想的作法是，压缩组件还包括用以对包含被压缩的数据的一致次数进行减法运算的一计数器，以及用以判断该计数器的计数值是否到达一预定值的一判断器，其中直到借由该判断器判断是否到达该预定值为止，该延伸器产生该型态数据的连接。理想的作法是，上述错误校正组件于该被压缩的数据添加全部为O或是全部为I的仿真数据。
[0014]发明的效果:
[0015]依据本发明，在外部输出入端点以及错误校正组件之间，配置压缩组件以进行数据的压缩或是延伸，因而能够缩短了借由错误校正组件进行运算的时间。因此，能够缩短数据的输出入时间。
【附图说明】
[0016]图1为关于本发明的实施例的典型快闪存储器的示意图；
[0017]图2为关于本发明的实施例的存储器单元阵列的NAND串接所构成的电路示意图；
[0018]图3为关于本发明的快闪存储器进行各种操作时所施加的偏压电压的一个实施例的表格；
[0019]图4为关于本发明的实施例的快闪存储器于输入数据时压缩操作的说明示意图；
[0020]图5A、5B为关于本发明的数据的逻辑压缩的实施例的示意图；
[0021]图6为关于本发明的实施例的从快闪存储器输出数据时延伸操作的说明示意图；
[0022]图7A、7B为关于本发明的压缩数据的延伸的实施例的示意图；
[0023]图8A?SC为关于本发明的实施例的快闪存储器于输入数据时的处理时间的示意图；
[0024]图9A?9C为关于本发明的实施例的从快闪存储器于输出数据时的处理时间的TK意图；
[0025]图10为关于本发明的第2实施例的快闪存储器的说明示意图。
[0026]符号说明:
[0027]10?快闪存储器；100?存储器阵列；
[0028]110?输出入缓冲器；120?错误校正电路；
[0029]130?压缩器；140?地址暂存器；
[0030]150?控制器；160?字线选择电路；
[0031]170?页面缓冲器；180?行选择电路；
[0032]190?内部电压产生电路；200?外部输出入端点；
[0033]210?数据型态产生器；220?比较器；
[0034]230、340?判断器；240、330?计数器；
[0035]250?压缩数据产生器；252、254、256?识别信息；
[0036]300?分析器；310?数据型态维持器；
[0037]320?数据延伸器；Αχ?行地址信息；
[0038]Ay?行地址信息；Dc?压缩数据；
[0039]Dp、Dp_n?数据型态；D1、Di_l…Di_7?数据；
[0040]GBL0…GBLn?位线；MCO…MC31?存储单元；
[0041]NU?串接单元；S?控制信号；
[0042]SO)、SGS?选择栅极线；SL?源极线；
[0043]TD、TS?选择晶体管；
[0044]BLK (0)、