半导体装置的形成方法与流程

本公开涉及半导体装置的形成方法，且特别涉及一种接触金属的形成方法。

背景技术：

半导体集成电路(ic)工业已历经快速发展的阶段。集成电路设计及材料在技术上的进步使得每一代生产的集成电路变得比先前生产的集成电路更小且其电路也变得更复杂。在集成电路发展的进程中，功能性密度(例如：每一个芯片区域中内连线装置的数目)已经普遍增加，而几何尺寸(例如：工艺中所能创造出最小的元件或线路)则是普遍下降。

这种微缩化的过程通常可通过增加生产效率及降低相关支出提供许多利益，但此种微缩化也增加了集成电路加工和制造上的复杂度。为了实现这样的进展，集成电路加工和制造上也需要有相同的进步。其中一个领域就是位于晶体管和其他装置之间的布线(wiring)或内连线。虽然现存的集成电路装置的制造方法一般已能满足其预期目的，但是并非在各方面都完全令人满意。例如，期望对finfet装置中接触金属的形成工艺进行改良。

技术实现要素：

根据一实施例，本公开提供一种半导体装置的形成方法，包括：形成一源极/漏极特征于一基板之上；形成一介电层于源极/漏极特征之上；形成一接触沟槽穿过介电层以曝露源极/漏极特征；以一第一原子层沉积(ald)工艺沉积一氮化钛(tin)层于接触沟槽；以及沉积一钴层于接触沟槽中的tin层之上。

根据另一实施例，本公开提供一种半导体装置的形成方法，包括：形成一第一栅极堆叠和一第二栅极堆叠于一基板之上、形成一源极/漏极特征于基板之上。源极/漏极特征位于第一和第二栅极堆叠之间。半导体装置的形成方法也包括：形成一介电层于源极/漏极特征之上、形成一接触沟槽穿过介电层以曝露源极/漏极特征、形成一自对准硅化物层于曝露的源极/漏极特征之上、以一第一原子层沉积(ald)工艺沉积一氮化钛(tin)层于接触沟槽中，包括位于自对准硅化层之上。半导体装置的形成方法也包括：沉积一钴层于接触沟槽中的tin层之上。

又根据另一实施例，半导体装置的形成方法包括：形成一介电层于一基板之上、形成一沟槽于介电层中、以一第一原子层沉积(ald)工艺形成一氮化钛层于沟槽中、以及形成一钴层于氮化钛层之上。

为让本公开的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附附图，作详细说明如下。

附图说明

本公开最好配合附图及详细说明阅读以便了解。要强调的是，依照工业上的标准实施，各个特征并未按照比例绘制。事实上，为了清楚的讨论，可能任意的放大或缩小各个特征的尺寸。

图1为根据一些实施例显示半导体装置的示例形成方法流程图。

图2a为根据一些实施例所绘制示例半导体装置的初始结构透视图。

图2b为根据一些实施例沿着图2a中线a-a所绘制一示例的初始结构剖面图。

图3a、图3b、图4a、图4b、图5a、图5b、图6a、图6b、图7a、图7b、图8a及图8b为根据一些实施例沿着图2a中线a-a所绘制的示例半导体装置的剖面图。

其中，附图标记说明如下：

100～方法

102、104、106、107、110、112～步骤

200～半导体装置

205～初始结构

210～基板

220～隔离特征

230～鳍状特征

240～第一导电特征(hk/mg)

245～栅极硬掩模(hk)

250～侧壁间隔

260～第二导电特征(s/d特征)

270～介电层

310～hm

320～开口

410～接触沟槽

410u、615u～上部分

410l、615l～下部分

510～硅化物层

520～粘着层

610～金属层/导电层/钴(co)层

615～接触金属

a-a～线

具体实施方式

以下揭示提供许多不同的实施方法或是例子来实行本公开的不同特征。以下描述具体的元件及其排列的例子以简化本公开。当然这些仅是例子且不该以此限定本公开的范围。例如，在描述中提及第一个元件形成于第二个元件之上时，其可能包括第一个元件与第二个元件直接接触的实施例，也可能包括两者之间有其他元件形成而没有直接接触的实施例。此外，在不同实施例中可能使用重复的标号及/或符号，这些重复仅为了简单清楚地叙述本公开，不代表所讨论的不同实施例及/或结构之间有特定的关系。

此外，其中可能用到与空间相关的用词，像是“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些关系词是为了便于描述附图中一个(些)元件或特征与另一个(些)元件或特征之间的关系。这些空间关系词包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。装置可能被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关形容词也可相同地照着解释。

本公开是关于，但不限于，鳍状场效晶体管(finfet)装置。此种装置可包括p-型金属氧化物半导体导体finfet装置或n-型金属氧化物半导体导体finfet装置。finfet装置可为双栅极装置、三栅极装置、块状(bulk)装置、绝缘体上硅(silicon-on-insulator；soi)装置、及/或其他构造。本领域技术人员可理解可从本公开各方面获益的其他半导体装置实施例。例如，此处所描述的一些实施例也可应用在环绕式栅极(gate-all-around；gaa)装置、ω式栅极(ω-gate)装置、或是π式栅极(π-gate)装置。以下将继续公开finfet示例以说明本发明的各种实施例。然而，可了解的是，除非特别声明，本发明不应限制于特定类型的装置。

图1为根据一些实施例显示一或多个半导体装置的形成方法100的流程图。以下参照图2a和图2b所示的半导体装置200的初始结构205、以及图3a到图8b所示的半导体装置200，详细讨论方法100。

参照图1、图2a及图2b，方法100始于步骤102，接收半导体装置200的初始结构205。初始结构205包括一基板210。基板210可为一块状(bulk)硅基板。或者，基板210可包括一元素半导体，像是晶体结构的硅或锗；一化合物半导体，像是硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟；或前述的组合。可能的基板210也包括绝缘体上硅(soi)基板。利用氧注入隔离(simox)、晶片接合、及/或其他适合的方法制造soi基板。

一些示例的基板210也包括一绝缘体层。绝缘体层包括任何合适的材料，包括氧化硅、蓝宝石(sapphire)、及/或前述的组合。一示例绝缘体层可为一埋藏氧化层(box)。绝缘体是通过任何合适的工艺像是注入(例如：simox)、氧化、沉积、及/或其他合适的工艺形成。在一些示例的半导体装置200中，绝缘体层为绝缘体上硅基板的元件(例如：层)。

基板210也可包括各种掺杂区域。掺杂区域可掺杂有p-型掺质，像是硼或bf2；n-型掺质，像是磷或砷；及/或前述的组合。掺杂区域可直接形成于基板210上、于p-井结构中、于n-井结构中、于双井结构中、或利用凸起结构(raisedstructure)形成。基板210可更包括各种主动区域，像是配置为n-型金属氧化物半导体晶体管装置的区域，以及配置为p-型金属氧化物半导体晶体管装置的区域。

基板210也可包括各种隔离特征220。隔离特征220隔离基板210中的各种装置区域。隔离特征220包括利用不同工艺技术形成的不同结构。例如，隔离特征220可包括浅沟槽隔离(shallowtrenchisolation；sti)特征。sti的形成可包括蚀刻基板210中的一沟槽，以及利用绝缘材料像是氧化硅、氮化硅、或氮氧化硅填充沟槽。经填充后的沟槽可具有一多层结构，像是经氮化硅填充沟槽的热氧化衬层(thermaloxidelinearlayer)。可实施化学机械平坦化(chemicalmechanicalpolishing；cmp)以研磨背面多余的绝缘材料，并平坦化隔离特征220的顶表面。

初始结构205也包括形成于基板210之上的多个鳍状特征230。鳍状特征230可包括硅(si)、硅锗(sige)、硅锗锡(sigesn)、砷化镓(gaas)、磷化镓(gap)、磷化铟(inp)、砷化铟(inas)、及/或其他合适的材料。在一些实施例中，鳍状特征230是通过任何合适的工艺，包括各种沉积、微影、及/或蚀刻工艺形成。做为一个示例，鳍状特征230是通过图案化及蚀刻一部分的基板210形成。

初始结构205也包括位于基板210之上的多个第一导电特征240。在一些实施例中，第一导电特征240可为包括包覆(wrappingover)一部分鳍状特征230的高介电常数/金属栅极堆叠(hk/mgs)的栅极结构。或者，在一些实施例中，第一导电特征240也可包括一部分的内连线结构，像是接触(contact)、金属导孔(via)、及/或金属线。在一实施例中，第一导电特征240包括电极、电容、电阻及/或一部分的电阻。为达简洁和清晰的目的，第一导电特征240被称为hk/mg240。

hk/mgs240可包括栅极介电层及金属栅极(mg)电极层。hk/mgs240的栅极介电层可包括lao、alo、zro、tio、ta2o5、y2o3、srtio3(sto)、batio3(bto)、bazro、hfzro、hflao、hfsio、lasio、alsio、hftao、hftio、(ba,sr)tio3(bst)、al2o3、si3n4、氮氧化物(sion)、或其他合适的材料。栅极介电层可通过合适的方法沉积，像是化学气相沉积(cvd)、原子层沉积(ald)、热氧化或臭氧氧化、其他合适的技术、及/或前述的组合。

mg电极层可包括一单层或多层，像是金属层、衬层、湿层、及粘着层。mg可包括ti、ag、al、tialn、tac、tacn、tasin、mn、zr、tin、tan、ru、mo、al、wn、cu、w、或任何合适的材料。mg可通过原子层沉积(ald)、物理气相沉积(pvd)、化学气相沉积(cvd)、及/或其他合适的工艺形成。

在一些实施例中，先形成虚设栅极堆叠，并于实施高温工艺之后，像是源极/漏极形成期间的热工艺之后，接着由hk/mgs240所取代。虚设栅极堆叠可包括一虚设栅极介电层以及一多晶硅层，且可通过沉积、图案化及蚀刻工艺形成。

在一些实施例中，形成一栅极硬掩模(hm)245于每一个hk/mgs240的顶部上，以在后续蚀刻工艺中提供保护。栅极hm245可包括钛(ti)、氧化钛、氮化钛(tin)、钛硅氮化物(tisin)、钽(ta)、氧化钽、氮化钽(tan)、钽硅氮化物(tasin)、氮化硅、氧化硅、碳化硅、氮氧化硅、锰(mn)、钴(co)、钌(ru)、氮化钨(wn)、氮化铝、氧化铝、及/或其他合适的材料。栅极hm245可通过沉积、微影图案化及蚀刻工艺形成。

在一些实施例中，可沿着hk/mgs240的侧壁形成侧壁间隔250。侧壁间隔250可包括一介电材料，像是氧化硅、氮化硅、碳化硅、氮氧化硅、及/或其他合适的材料。可通过沉积一栅极侧壁间隔层，并接着以非均向(anisotropic)干蚀刻栅极侧壁间隔层来形成侧壁间隔250。

初始结构205也可包括基板210之上的第二导电特征260。在一些实施例中，第二导电特征260为源极/漏极(s/d)特征，其位于hk/mg240旁且由hk/mg240所隔离。或者，在一些实施例中，第二导电特征260也可包括一部分的内连线结构，像是接触(contact)、金属导孔(via)、及/或金属线。在一实施例中，第二导电特征260包括电极、电容、电阻或一部分的电阻。为达简洁和清晰的目的，第二导电特征260此后称为s/d特征260。

在此，一s/d特征260为一源极特征，且另一s/d特征260为一漏极特征。如所示，s/d特征260由hk/mg240所隔离。在一实施例中，凹陷位于hk/mg240旁的一部分基板210以形成s/d凹陷，并接着通过外延生长工艺，像是cvd、vpe及/或uhv-cvd、分子束外延、及/或其他合适的工艺，形成s/d特征260于s/d凹陷之上。

s/d特征260可包括锗(ge)、硅(si)、砷化镓(gaas)、铝砷化镓(algaas)、锗化硅(sige)、磷砷化镓(gaasp)、锑化镓(gasb)、锑化铟(insb)、砷化镓铟(ingaas)、砷化铟(inas)、或其他合适的材料。s/d特征260可通过外延生长工艺，像是cvd沉积技术(例如：气相外延(vpe)及/或超高真空化学气相沉积(uhv-cvd)、分子束外延、及/或其他合适的工艺)形成。在以s/d特征260填充s/d凹陷之后，更进一步外延生长的顶层s/d特征260水平地扩展且晶面(facets)可开始形成，像是一菱形面。s/d特征260可在外延工艺期间经原位(in-situ)掺杂。或者，s/d特征260并非经原位掺杂，而是实施一注入工艺(即，一结注入工艺)以掺杂s/d特征260。可实施一或多个退火工艺以活化掺质。退火工艺包括快速热退火(rta)及/或雷射退火工艺。

在本实施例中，初始结构205包括沉积于基板210之上的一介电层270。如所示，形成介电层270以使其完全填充于hk/mgs240之间的间隔中，并使s/d特征260内埋于介电层270中。介电层270可包括氧化硅、具有比热氧化硅还低的介电常数(k)的介电材料(因此被称为低介电常数介电材料层)、及/或其他合适的介电材料层。介电层270可包括一单层或多层。可通过cvd、ald或旋涂式涂布(spin-oncoating)沉积第二导电特征260。在一些实施例中，介电层270与侧壁间隔250和栅极hm245不同，以在下列更加详述的后续蚀刻期间达到蚀刻选择性。例如，当侧壁间隔250和栅极hm245都包括氮化硅时，介电层270包括氧化硅。

参照图1及图3a，一旦接受初始结构205，方法100进行至步骤104，形成具有开口320的hm310于介电层270之上。指定的s/d特征260位于开口320之中。在一些实施例中，开口320的边缘朝向指定的s/d特征260与侧壁间隔250的每一个边缘对齐，如图3a所示。或者，在一些实施例中，如图3b所示，开口320具有较大的宽度，以使其延伸至邻近的hk/mgs240(与栅极hm245)以获得优点，像是松弛(relaxing)微影工艺解析度限制。

在一实施例中，hm310为一经图案化的光致抗蚀剂层。在另一实施例中，形成hm310是通过沉积一hm层于介电层之上、沉积光致抗蚀剂层于hm层之上、图案化光致抗蚀剂层、接着透过图案化光致抗蚀剂层蚀刻hm层以图案化hm层、并接着透过图案化hm层蚀刻hm310以于hm310中形成开口320。

参照图1及图4a，方法100进行至步骤106，透过开口320蚀刻介电层270以形成一接触沟槽410，且s/d特征260曝露在接触沟槽410中。沟槽蚀刻可包括湿蚀刻、干蚀刻、及/或前述的组合。做为一个示例，沟槽蚀刻包括等离子体干蚀刻工艺，其利用氟基化学物质(fluorine-basedchemistry)，像是cf4、sf6、ch2f2、chf3、及/或c2f6。每一个蚀刻工艺可依据各蚀刻参数调整，像是所使用的掺质、蚀刻温度、蚀刻溶液浓度、蚀刻压力、蚀刻流速、及/或其他合适的参数。

如所示，在邻近的栅极hm245曝露在相同的第二开口320(如图3b所示)的情况下，选择可选择性蚀刻介电层270，而不实质地(substantially)蚀刻栅极hm245和侧壁间隔250的沟槽蚀刻工艺，如图4b所示。据此，在蚀刻工艺期间，邻近的hk/mg240受到栅极hm245和侧壁间隔250的保护。换句话说，栅极hm245和侧壁间隔250的曝露部分做为一子蚀刻掩模(sub-etch-mask)。因此，接触沟槽410包括一上部分410u和一下部分410l。上部分410u比下部分410l宽。

形成接触沟槽410之后，通过另一个蚀刻工艺移除hm310。在hm310为光致抗蚀剂图案的实施例中，通过湿式去光致抗蚀剂(wetstripping)及/或等离子体灰化移除hm310。

参照图1、图5a(结合图4a所述的工艺)及图5b(结合图4b所述的工艺)，方法100进行至步骤107，形成一硅化物层510于曝露的s/d特征260之上以降低接触电阻。在一些实施例中，硅化物层510形成于s/d特征260的顶表面之上。硅化物层510可包括这种材料，像是硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯、及/或前述的组合。可通过硅化(silicidation)，像是自对准硅化物(金属硅化物)形成硅化物层510，其中金属在退火工艺期间经沉积、与硅化物反应，接着通过蚀刻移除未反应的金属。特别地，在金属沉积工艺之后，为了退火将温度提升以提高si和金属之间的反应以形成硅化物，最后可蚀刻掉未反应的金属。退火可为单步骤或多步骤退火，取决于金属材料或其他条件。或者，可通过包括硅化物沉积像是cvd、pvd、或ald的一步骤形成硅化物层510。

做为一个示例，经沉积的金属层包括钛(ti)。在金属沉积(例如：ti)之后，运用退火工艺以使金属(例如：ti)与s/d特征260的硅反应，进而形成硅化物层510，像是ti硅化物(tisi)。接着，以一蚀刻工艺移除未反应的ti层。

一般来说，金属层会被填充在接触沟槽410中以形成一接触金属，提供与下层特征(像是s/d特征260)之一的电性连接。在集成电路工业的先进技术节点中，半导体装置的关键尺寸变得越来越小。接触电阻在装置性能上扮演重要的因素，像是升压(boosting)ion/ioff性能。为了降低接触电阻，需要一种低电阻率金属层，其与接触沟槽的侧壁/底部具有良好粘着力。做为一个示例，钴(co)金属的电阻率62.4nω·m比钨(w)金属的电阻率52.8nω·m低得多。在接触沟槽410中沉积这么低电阻率的金属层且具有良好的粘着性和良好的共形度(conformity)是一个挑战，且特别是在装置尺寸下降以使得接触沟槽410的深宽比(aspectratio)变得越来越高的情况下。为了解决这个问题，本公开提供在接触沟槽中具有良好粘着力和共形度(conformity)的金属层的形成方法。

参照图1、图6a(结合图5a所述的工艺)及图6b(结合图5b所述的工艺)，方法100进行到步骤110，沿着接触沟槽410的侧壁形成一粘着层520并朝向s/d特征260延伸在接触沟槽410之中。选择对于要填充在接触沟槽410中的金属层具有适当粘着力的粘着层520。在本实施例中，要填充在接触沟槽410中的金属层包括钴(co)层，且co层的粘着层520包括氮化钛(tin)。选择具有相当薄的厚度的tin粘着层520，其使得将要填充的co层获得较大的体积，并导致较低的接触电阻。也选择具有高膜密度及表面上具有低氧钛比例的tin粘着层520以提高与将要填充的co层的粘着力。在一实施例中，tin粘着层520的厚度小于30埃，密度约为4.75g/cm³，且氧钛比例(o/ti)小于0.5。tin粘着层520沿着接触沟槽410的侧壁和底部共形地(comformably)形成，其共形度(conformity)大于90％。此处，共形度代表沿着沟槽底部的厚度与沿着沟槽侧壁的厚度的比较。

在一实施例中，以氩气、氦气、及氮气的混合前驱物载体气体携带四(二甲胺基)钛(tdmat)/ticl4前驱物，通过ald工艺沉积tin粘着层520。沉积工艺包括介于200℃至450℃的工艺温度及介于0.5托至10托的沉积压力。

粘着层520也可包括氮化钽(tan)、氮化钨(wn)、钛硅氮化物(tisin)或钽硅氮化物(tasin)、及/或其他材料，且可通过cvd、pvd、金属有机化学气相沉积(mocvd)、电镀、及/或其他技术沉积。

如所示，在接触沟槽410形成有上部分410u和下部分410l(如图4b所示)的情况下，粘着层520也会沿着上部分410u沉积，如图6b所示。

参照图1、图7a(结合图6a所述的工艺)和图7b(结合图6b所述的工艺)，方法100进行至步骤110，形成金属层610于接触沟槽410中的粘着层520之上。在本实施例中，导电层610包括一钴(co)层。在一实施例中，首先通过ald工艺将钴(co)种子层沉积在tin粘着层520之上以获得良好的共形沉积，接着通过块状-钴pvd工艺以高沉积速度填充接触沟槽410。在一实施例中，钴(co)种子层具有介于至的一厚度。在本实施例中，tin粘着层520对于钴(co)层610不只显示了良好粘着特性，还显示了改良的电迁移电阻(electromigrationresistance)。

或者，金属层610可包括铜(cu)、铜、铜锰(cumn)、铜铝(cual)或铜硅(cusi)、铝(al)、钨(w)、及/或其他合适的导电材料。金属层610可通过ald、pvd、cvd、金属有机化学气相沉积(mocvd)、电镀、及/或其他技术沉积。

此外，金属层610可凹陷，并与位于介电层270之上的粘着层520一起为后续工艺(像是微影工艺)提供一平坦外形，如图8a(结合图7a所述的工艺)所示。在一些实施例中，实施一cmp工艺以移除多余的金属层610和粘着层520。接触沟槽410中剩余的金属层610形成一接触金属615。

如所示，在接触沟槽410形成有上部分410u和下部分410l(结合图7b所述的工艺)的情况下，接触金属615具有上部分615u和下部分615l，如图8b所示。上部分615u的宽度比下部分615l大。

可于方法100之前、期间、及之后提供额外的步骤，且方法100的额外实施例中，前述的一些步骤可经置换、删除、或移动。

半导体装置200可包括额外的特征，其可通过后续工艺形成。例如，各种导孔(via)/导线和形成于基板210之上的多层内连线特征(例如，金属层和内层介电质)。例如，多层内连线包括垂直内连线，像是传统的导孔(via)或接触(contact)，及水平内连线，像是金属线路。各种内连线特征可执行各种导电材料，包括铜、钨、及/或硅化物。在一示例中，使用镶嵌及/或双镶嵌工艺来形成铜相关的多层内连线结构。

基于以上所述，可看到本公开提供钴接触金属的形成方法。在形成具有接触沟槽的钴层之前，通过形成薄aldtin的方法以提高粘着力并改良电迁移电阻。本方法提供稳健对接(butted)的接触金属形成工艺以降低接触电阻。

本公开提供形成半导体装置的许多不同实施例，其对于现有的技术提供一或多种改良。在一实施例中，半导体装置的形成方法包括：形成一源极/漏极特征于一基板之上、形成一介电层于源极/漏极特征之上、形成一接触沟槽穿过介电层以曝露源极/漏极特征、以一第一原子层沉积(ald)工艺沉积一氮化钛(tin)层于接触沟槽中、以及沉积一钴层于接触沟槽中的tin层之上。

在另一实施例中，半导体装置的形成方法包括：形成一第一栅极堆叠和一第二栅极堆叠于一基板之上、形成一源极/漏极特征于基板之上。源极/漏极特征位于第一和第二栅极堆叠之间。半导体装置的形成方法也包括：形成一介电层于源极/漏极特征之上、形成一接触沟槽穿过介电层以曝露源极/漏极特征、形成一自对准硅化物层于曝露的源极/漏极特征之上、以及以一第一原子层沉积(ald)工艺沉积一氮化钛(tin)层于接触沟槽中，包括位于自对准硅化层之上。半导体装置的形成方法也包括：沉积一钴层于接触沟槽中的tin层之上。

又在另一实施例中，半导体装置的形成方法包括：形成一介电层于一基板之上、形成一沟槽于介电层中、以一第一原子层沉积(ald)工艺形成一氮化钛层于沟槽中、以及形成一钴层于氮化钛层之上。

前述内文概述了许多实施例的特征，以使本领域技术人员可以从各个方面更佳地了解本公开。本领域技术人员应可理解，且可轻易地以本公开为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本领域技术人员也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下，可对本公开进行各种改变、置换或修改。

虽然本公开已以数个较佳实施例公开如上，然其并非用以限定本公开，任何本领域技术人员，在不脱离本公开的精神和范围内，当可作任意的更动与润饰，因此本公开的保护范围当视后附的权利要求所界定者为准。