半导体装置的形成方法与流程
本公开涉及一种半导体装置的形成方法，且特别涉及一种以研磨工艺形成导电结构的方法。
背景技术：
半导体元件被应用在各种电子应用上，例如个人电脑、手机、数位相机，及其他电子设备。半导体元件通常依序沉积绝缘层或介电层、导电层、以及半导体材料层于半导体基板上，再以微影工艺将各材料层图案化以在其上形成电路元件及单元。
改善半导体结构效能的重要驱动力之一为电路的高端整合，此可通过于给定的芯片上微型化或缩小元件尺寸来达成。当半导体元件功能密度增加，导线宽度、导线间距、及元件中的互连结构亦须缩小。
然而，虽以现有工艺制造互连结构对于原目的来说已经足够，但当元件继续缩小，其并非在各个面向皆令人满意。
技术实现要素：
半导体装置的形成方法，包括：形成介电层于基板之上，牺牲层于介电层之上，形成沟槽通过牺牲层及介电层。形成导电结构于沟槽中，以及移除牺牲层。其中牺牲层被移除后，导电结构的上表面与介电层的上表面不等高。
附图说明
以下将配合所附附图详述本公开的各面向。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本公开的特征。
图1a-图1g是根据一些实施例绘示出半导体结构的形成方法的各阶段剖面图。
图2是根据一些实施例绘示出半导体结构的剖面图。
图3a-图3b是根据一些实施例绘示出半导体结构的形成方法的各阶段剖面图。
图4是根据一些实施例绘示出半导体结构的剖面图。
图5a-图5d是根据一些实施例绘示出半导体结构的形成方法的各阶段剖面图。
图6是根据一些实施例绘示出半导体结构的剖面图。
图7是根据一些实施例绘示出半导体结构的剖面图。
图8是根据一些实施例绘示出半导体结构的剖面图。
图9是根据一些实施例绘示出半导体结构的剖面图。
附图标记说明：
100a、100b、100c、100d、100e、100f、100g、100h、100i～半导体结构
102、102b、102d、102f、102h、102i～基板
104、104b、104d、104f、104h、104i～元件区域
106、106f、106f’、106h、106h’、106i、106i’～介电层
108～牺牲层
110、110e、110e’～沟槽
112～阻挡层
114～晶种层
116～导电材料
118a、118b、118c、118d、118e、118e’、118f、118f’、118g、118g’、118h、118h’、118i、118i’～导电结构
120a、120b、120c、120e、120e’～导电结构的顶部
122a、122b、122c～导电结构的底部
124a、124c、124e、126a、126c、126e～研磨工艺
601～栅极结构
602f、602h、602i～互连结构
603～层间介电层
605～源极/漏极区域
607～隔离结构
609～栅极介电层
611～栅极电极层
613～间隔物
615、615h、615i～蚀刻停止层
hd～高度差
具体实施方式
以下公开许多不同的实施方法或是例子来实行所提供的标的的不同特征，以下描述具体的元件及其排列的实施例以阐述本公开。当然这些实施例仅用以例示，且不该以此限定本公开的范围。例如，在说明书中提到第一特征形成于第二特征之上，其包括第一特征与第二特征是直接接触的实施例，另外也包括于第一特征与第二特征之间另外有其他特征的实施例，亦即，第一特征与第二特征并非直接接触。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本公开，不代表所讨论的不同实施例及/或结构之间有特定的关系。
此外，其中可能用到与空间相关用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些空间相关用词是为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相关形容词也将依转向后的方位来解释。
本公开提供半导体结构和形成方法的一些实施例。半导体结构包括通过介电层的导电结构。此外，形成半导体结构时，形成牺牲层，以使所形成的导电结构的上表面与介电层不等高。
根据一些实施例，图1a-图1g绘示出半导体结构100a的形成方法的各阶段剖面图。根据一些实施例，如图1a所绘示，接收一基板102。基板102可为半导体晶片，例如硅晶片。基板102可替换为或附加包括元素半导体材料、化合物半导体材料、及/或合金半导体材料。举例来说(但不限于)，元素半导体材料可为晶硅(crystalsilicon)、多晶硅(polycrystallinesilicon)、非晶硅(amorphoussilicon)、锗(germanium)、及/或金刚石(diamond)。举例来说(但不限于)，化合物半导体材料可为碳化硅(siliconcarbide)、砷化镓(galliumarsenic)、磷化镓(galliumphosphide)、磷化铟(indiumphosphide)、砷化铟(indiumarsenide)、及/或锑化铟(indiumantimonide)。举例来说(但不限于)，合金半导体材料可为硅锗(sige)、砷磷化镓(gaasp)、铟砷化铝(alinas)、镓砷化铝(algaas)、铟砷化镓(gainas)、铟磷化镓(gainp)、及/或磷砷化镓铟(gainasp)。
此外，基板102可包含各种结构，如掺杂区、层间介电层(ild)、导电元件、及/或隔离结构。另外，基板102可还包括了欲进行图案化的单一或多层材料。举例来说，材料层可包含硅层、介电层、及/或掺杂多晶硅(poly-silicon)层。
根据一些实施例，图1a绘示出基板102包含元件区域104。元件区域104可包含不同元件。举例来说(但不限于)，晶体管、二极管、及其他可用元件。举例来说(但不限于)，晶体管可包括金属氧化物半导体场效晶体管(metaloxidesemiconductorfieldeffecttransistor,mosfet)、互补式金属氧化物半导体(complementarymetaloxidesemiconductor,cmos)晶体管、二极管(bipolarjunctiontransistor,bjt)、高压晶体管、高频晶体管、p-通道及/或n-通道场效晶体管(pfet/nfet)、或类似元件。执行不同工艺以形成元件，例如：沉积、蚀刻、注入、微影、退火、及其他可用工艺。
根据一些实施例，图1a绘示出介电层106形成于基板102之上。在一些实施例中，介电层106为层间介电层(interlayerdielectriclayer)或金属层间介电层(intermetaldielectriclayer)。介电层106可包括多层多介电材料，例如低介电常数或超低介电常数(extremelowdielectricconstant,elk)材料。在一些实施例中，介电层106为氧化硅(siliconoxide)、氮化硅(siliconnitride)、氮氧化硅(siliconoxynitride)、磷硅酸盐玻璃(phosphatesilicateglass，psg)、硼磷硅玻璃(boronphosphatesilicateglass，bpsg)、及/或其他可用低介电常数(low-k)介电材料。
在一些实施例中，介电层106可由化学气相沉积工艺(chemicalvapordeposition，cvd)、物理气相沉积工艺(physicalvapordeposition，pvd)、原子层沉积工艺(atomiclayerdeposition，ald)、旋转涂布工艺、或其他可用工艺形成。
根据一些实施例，图1a绘示出，在介电层106之后，牺牲层108位于介电层106之上。在一些实施例中，牺牲层108与介电层106为不同材料，因此在后续研磨工艺中可具优良研磨选择比(selectivity)(细节后述)。在一些实施例中，牺牲层108为氧化物。
在一些实施例中，牺牲层108厚度约为
根据一些实施例，图1b绘示出，于介电层106及牺牲层108形成于基板102之上后，一沟槽110通过介电层106及牺牲层108。在一些实施例中，沟槽110宽度约为10nm至50μm。在一些实施例中，沟槽110厚度约为
根据一些实施例，图1c绘示出，阻挡层(barrierlayer)112保形地形成于基板102之上。更具体地说，阻挡层112位于沟槽110的侧壁及底表面，以及牺牲层108的上表面。在一些实施例中，阻挡层112厚度约为
在一些实施例中，阻挡层112为氮化钽(tantalumnitride)。然而其他材料，例如钽(tantalum)、钛(titanium)、氮化钛(titaniumnitride)、或相似材料，亦可被使用。阻挡层112可由化学气相沉积工艺(chemicalvapordeposition，cvd)、物理气相沉积工艺(physicalvapordeposition，pvd)、等离子体辅助化学气相沉积(plasmaenhancedchemicalvapordeposition,pecvd)、等离子体辅助物理气相沉积(plasmaenhancedphysicalvapordeposition,pepvd)、原子层沉积工艺(atomiclayerdeposition，ald)、或其他可用沉积工艺形成。
根据一些实施例，图1d绘示出晶种层(seedlayer)114位于阻挡层112之上。在一些实施例中，晶种层114为铜(cu)、钴(co)、铝(al)、银(ag)、或类似物。晶种层114可由化学气相沉积工艺(chemicalvapordeposition，cvd)、物理气相沉积工艺(physicalvapordeposition，pvd)、等离子体辅助化学气相沉积(plasmaenhancedchemicalvapordeposition,pecvd)、等离子体辅助物理气相沉积(plasmaenhancedphysicalvapordeposition,pepvd)、原子层沉积工艺(atomiclayerdeposition，ald)、或其他可用沉积工艺形成。
在一些实施例中，晶种层114厚度约为
根据一些实施例，图1e绘示出，后续导电材料116形成于晶种层114之上。更具体地说，导电材料116位于沟槽中且于牺牲层108之上。此外，沟槽110被导电材料116完全填充。
在一些实施例中，导电材料116为铜(copper)。在一些实施例中，导电材料116为铝(aluminum)、铜(copper)、钨(tungsten)、钛(titanium)、钽(tantalum)、氮化钛(titaniumnitride)、氮化钽(tantalumnitride)、镍硅化物(nickelsilicide)、钴硅化物(cobaltsilicide)、碳化钽(tac)、硅氮化钽(tasin)、碳氮化钽(tacn)、铝化钛(tial)、铝氮化钛(tialn)、或其他可用材料。
在一些实施例中，导电材料116以电化学电镀(electrochemicalplating)工艺形成。在一些实施例中，导电材料116以旋转涂布工艺、化学气相沉积工艺(cvd)、物理气相沉积工艺(pvd)、或其他可用沉积或涂层工艺形成。
在一些实施例中，导电材料116厚度约为
根据一些实施例，图1f绘示出，导电材料116的顶部被移除，以形成导电结构118a于沟槽110中。根据一些实施例，导电材料116的顶部被第一研磨工艺124a移除。根据一些实施例，第一研磨工艺124a为化学机械研磨(chemicalmechanicalpolishing)工艺。根据一些实施例，第一研磨工艺124a执行至露出牺牲层108的上表面。亦即，第一研磨工艺124a实施终点侦测(end-pointdetection)。在一些实施例中，第一研磨工艺124a执行至露出阻挡层112的上表面。
在一些实施例中，导电结构118a具于牺牲层108中的顶部120a及于介电层106中的底部122a。于第一研磨工艺124a之后，导电结构118a的上表面大体上等高于牺牲层108的上表面。
根据一些实施例，接着移除牺牲层108，如图1g所示。在一些实施例中，牺牲层108被第二研磨工艺126a移除。在一些实施例中，第二研磨工艺126a为化学机械研磨(chemicalmechanicalpolishing)工艺。
第二研磨工艺126a选用的研磨浆(slurry)易于移除牺牲层108但不移除导电结构118a。在一些实施例中，第二研磨工艺126a，牺牲层108对导电材料116的研磨选择比大于3。在一些实施例中，第二研磨工艺126a，牺牲层108对导电材料116的研磨选择比约为3至7。
在一些实施例中，第二研磨工艺126a，牺牲层108对介电层106的研磨选择比约大于3。在一些实施例中，第二研磨工艺126a，牺牲层108对介电层106的研磨选择比约为3至7。
导电结构118a的形状由第二研磨工艺126a中，不同材料的研磨选择比所控制。例如：第二研磨工艺126a中，牺牲层108被移除，但导电结构118a的顶部120a及介电层106大体上余留。因此，根据一些实施例，顶部120a突出于介电层106的高度大体上等于牺牲层108的厚度。
根据一些实施例，牺牲层108于第二研磨工艺126a中完全被移除，当中只有部分导电结构118a的顶部120a被移除。因此，根据一些实施例，顶部120a突出于介电层106的高度小于牺牲层108的厚度。
根据一些实施例，第一研磨工艺124a及第二研磨工艺126a均为化学机械研磨工艺，但第一研磨工艺124a使用的研磨浆与第二研磨工艺126a使用的研磨浆不同。在一些实施例中，第一研磨工艺124a执行的ph值小于第二研磨工艺126a执行的ph值。在一些实施例中，第一研磨工艺124a在ph值约为6至8下执行。在一些实施例中，第二研磨工艺126a在ph值约为7至11下执行。导电结构118a的形状可由接续执行第一研磨工艺124a及第二研磨工艺126a调整。
如图1g所示，半导体结构100a包括通过介电层106的导电结构118a。此外，根据一些实施例，导电结构118a的上表面与介电层106的上表面不等高。在一些实施例中，导电结构118a具凸上表面(即向下凹)。
如前所述，导电结构118a先形成于介电层106及牺牲层108中，接着牺牲层108被移除。于第二研磨工艺126a后，牺牲层108被移除，导电结构118a的顶部120a突出于介电层106。
导电结构118a的顶部120a突出于介电层106提供更大接触面积以连接其他导电元件。此外，导电结构118a的顶部120a可用于补偿下方结构不平坦上表面或不足的高度。例如，当元件区域104的上表面由于元件区域的工艺被挖成凹陷(如：凹的)，额外的导电结构118a顶部120a的高度可补偿此缺陷。因此，所得的半导体结构100a效能可被改善。
在一些实施例中，导电结构118a为于互连结构中的导电元件。在一些实施例中，导电结构118a为连接至晶体管的接点(contact)。
根据一些实施例，图2绘示出半导体结构100b的剖面图。用以形成半导体结构100b的工艺与材料可与前述用以形成半导体结构100a者类似或相同，此处不重述。
根据一些实施例，如图2所示，半导体结构100b大体上等同于半导体结构100a，除了基板102b中元件区域104b具凹上表面。
更具体地说，半导体结构100b包括导电结构118b通过于基板102b之上的介电层106。此外，导电结构118b包括位于介电层106中的底部122b及突出于介电层106的顶部120b。
如前所述，突出的顶部120b可用以补偿基板102b的凹上表面。例如，当元件区域104b具凹上表面，导电结构118b的顶部120b可具凸上表面以补偿高度。在一些实施例中，导电结构118b具凸上表面(如：向下凹)及凸底表面(例如：向上凹)。因此可降低电路短路的风险，改善半导体结构100b的效能。
根据一些实施例，图3a-图3b绘示出半导体结构100c的形成方法的各阶段剖面图。用以形成半导体结构100c的工艺与材料可与前述用以形成半导体结构100a者相似或相同，此处不重述。
举例来说，执行图1a至图1e的工艺，于此之后，根据一些实施例，图3a绘示出，执行第一研磨工艺124c以形成导电结构118c。第一研磨工艺124c可相似于第一研磨工艺124a，但第一研磨工艺124c中，对导电结构118c的研磨速率高于第一研磨工艺124a的研磨速率。因此，在一些实施例中，第一研磨工艺124c后，导电结构118c具凹上表面。
如图3a所示，导电结构118c具位于牺牲层108中的顶部120c及介电层106中的底部122c。根据一些实施例，图3b绘示出于第一研磨工艺124c之后，执行第二研磨工艺126c以移除牺牲层108。类似于第二研磨工艺126a，第二研磨工艺126c亦可为化学机械研磨工艺。
然而，与研磨工艺126a不同的是，牺牲层108及导电结构118c的顶部120c均在第二研磨工艺126c中被移除。亦即，在第二研磨工艺126c中，对导电结构118(如：导电材料116)的研磨速率比在前述的第二研磨工艺126a中高。
在一些实施例中，第二研磨工艺126c中，牺牲层108对导电结构118c的研磨选择比约大于3。在一些实施例中，第二研磨工艺126c中，牺牲层108对导电结构118c的研磨选择比约为3至7。在一些实施例中，第二研磨工艺126c中，牺牲层108对介电层106的研磨选择比约大于2。在一些实施例中，第二研磨工艺126c中，牺牲层108对介电层106的研磨选择比约为2至6。
如图3b所示，半导体结构100c包括通过介电层106的导电结构118c。此外，在一些实施例中，导电结构118c的上表面与介电层106的上表面不等高。在一些实施例中，导电结构118c具凹上表面(如：向上凹)。在一些实施例中，导电结构118c上表面中心与介电层106上表面的高度差hd约为
导电结构118c具凹上表面可用于补偿下方的不平坦表面。举例来说，当元件区域104因制造元件区域内元件的过程而具凸上表面(向下凹)，导电结构118c可具凹上表面以补偿缺陷。因此，所得的半导体结构100c效能可被改善。
根据一些实施例，图4绘示出半导体结构100d的剖面图。用以形成半导体结构100d的工艺及材料可与前述用以形成半导体结构100c者相似或相同。此处不重述。
根据一些实施例，如图4所示，半导体结构100d大体上与半导体结构100c相同，除了基板102d的元件区域104d具凸上表面。
更具体地说，半导体结构100d包含导电结构118d，通过基板102d之上的介电材料106。如前述，导电结构118d具凹上表面可用以补偿基板102d的凸上表面。在一些实施例中，导电结构118d具凹上表面(如：向上凹)及凹底表面(例：向下凹)。因此可降低电路短路的风险，改善半导体结构100d的效能。
根据一些实施例，图5a-图5d绘示出半导体结构100e的形成方法的各阶段剖面图。用以形成半导体结构100e的工艺及材料可与前述用以形成半导体结构100a者相似或相同，此处不重述。
类似于图1a及图1b所绘示，介电层106及牺牲层108形成于基板102之上。此后，根据一些实施例，图5a所绘示，窄沟槽110e及宽沟槽110e’通过牺牲层108及介电层106。
在一些实施例中，窄沟槽110e的宽度小于宽沟槽110e’的宽度。在一些实施例中，各窄沟槽110e的宽度约为10nm至60nm。在一些实施例中，各宽沟槽110e’的宽度约为60nm至50μm。
根据一些实施例，图5b绘示出，于形成窄沟槽110e及宽沟槽110e’之后，阻挡层112、晶种层114、及导电材料116保形地形成于基板之上。工艺及材料用以形成阻挡层112、晶种层114、及导电材料116类似或等同于图1c至图1e所绘示。
根据一些实施例，如图5c所示，接着移除导电材料116的顶部以形成窄导电结构118e于窄沟槽110e中，及宽导电结构118e’于宽沟槽110e’中。
在一些实施例中，导电材料116的顶部以第一研磨工艺124e移除。在一些实施例中，第一研磨工艺124e为化学机械研磨工艺。第一研磨工艺124e可相似或等同于前述第一研磨工艺124a。在第一研磨工艺124e之后，窄导电结构118e及宽导电结构118e’的上表面大体与牺牲层108的上表面等高。
根据一些实施例，图5d绘示出，接着，牺牲层108被移除。在一些实施例中，以执行第二研磨工艺126e以移除牺牲层108。在一些实施例中，第二研磨工艺126e为化学机械研磨工艺。第二研磨工艺126e可相似或等同于前述第二研磨工艺126a。
如前所述，在第二研磨工艺124e中，牺牲层108的研磨速率比导电材料116高。因此，窄导电结构118e的窄顶部120e及宽导电结构118e’的宽顶部120e’突出于介电层106。
此外，因窄导电结构118e及宽导电结构118e’的宽度不同，窄顶部120e及宽顶部120e’突出于介电层106的高度也可不同。在一些实施例中，宽导电结构118e’的宽顶部120e’，高度大于窄导电结构118e的窄顶部120e。在一些实施例中，宽导电结构118e’的宽顶部120e’与窄导电结构118e的窄顶部120e的高度差约为
根据一些实施例，图6绘示出，半导体结构100f的剖面图。半导体结构100f包括互连结构602f于基板102f之上。此外，根据一些实施例，基板102f包括元件区域104f。在一些实施例中，元件区域104f包含栅极结构601内嵌于层间介电层(interlayerdielectric,ild)603，源极/漏极区域605，及隔离结构607。
在一些实施例中，栅极结构601包含栅极介电层609、栅极电极层611、及间隔物613。在一些实施例中，栅极介电层609为高介电常数介电材料，例如金属氧化物(metaloxides)、金属氮化物(metalnitrides)、金属硅酸盐(metalsilicates)、过渡金属氧化物(transitionmetaloxides)、过渡金属氮化物(transitionmetalnitrides)、过渡金属硅酸盐(transitionmetalsilicates)、氮氧化金属(oxynitridesofmetals)、或金属铝酸盐(metalaluminates)。高介电常数介电材料可包括但不限于，氧化铪(hfo2)、硅氧化铪(hfsio2)、氮氧硅铪化合物(hfsion)、钽氧化铪(hftao2)、钛氧化铪(hftio2)、锆氧化铪(hfzro2)、硅酸锆(zirconiumsilicate)、铝酸锆(zirconiumaluminate)、氧化锆(zirconiumoxide)、氧化钛(titaniumoxide)、氧化铝(aluminumoxide)、或氧化铪-氧化铝(hfo2-al2o3)合金
在一些实施例中，金属电极层611为导电材料，例如：铝(aluminum)、铜(copper)、钨(tungsten)、钛(titanium)、钽(tantalum)、氮化钛(titaniumnitride)、氮化钽(tantalumnitride)、镍硅化物(nickelsilicide)、钴硅化物(cobaltsilicide)、碳化钽(tac)、硅氮化钽(tasin)、碳氮化钽(tacn)、铝化钛(tial)、铝氮化钛(tialn)、或其他适用材料。
层间介电层603可包含多层由多种介电材料所形成的多层膜，例如氧化硅(siliconoxide)、氮化硅(siliconnitride)、磷硅酸盐玻璃(phosphatesilicateglass，psg)、硼磷硅玻璃(boronphosphatesilicateglass，bpsg)、低介电常数(low-k)介电材料、及/或其他可用介电材料。层间介电层603可由化学气相沉积工艺(chemicalvapordeposition，cvd)、物理气相沉积工艺(physicalvapordeposition，pvd)、原子层沉积工艺(atomiclayerdeposition，ald)、旋转涂布工艺、或其他可用工艺形成。
应注意的是，图6中所绘示元件区域104f仅为一例，其他元件可附加或替代于元件区域104f。此外，于图6中，一些介电层及导电元件为简化附图而省略。
互连结构602f可包含数层金属层于基板102f中元件区域104f之上。在一些实施例中，互连结构602f包含导电结构118f，于介电层106f中。导电结构118f可相似或等同于前述的导电结构118a及/或118b。如图6所绘示，导电结构118f可具不同宽度，导电结构118f的顶部突出于介电层106f。
根据一些实施例，图6绘示出，在导电结构118f之后，蚀刻停止层(etchstoplayer)615保形地形成于基板102f之上。更具体地说，蚀刻停止层615形成于介电层106f的上表面之上，以及导电结构118f顶部的上表面及侧壁之上。
在一些实施例中，蚀刻停止层615为氮化硅(siliconnitride)、氮氧化硅(siliconoxynitride)、及/或其他可用材料。蚀刻停止层可由等离子体辅助化学气相沉积(plasmaenhancedchemicalvapordeposition,pecvd)、低压化学气相沉积(low-pressurechemicalvapordeposition,lpcvd)、原子层沉积工艺(atomiclayerdeposition，ald)、或其他可用工艺形成。
根据一些实施例，图6绘示出，在蚀刻停止层615形成后，介电层106f’形成于蚀刻停止层615之上。导电结构118f’通过介电层106f’。导电结构118f’可相似或等同于前述的导电结构118a及/或118b。在一些实施例中，导电结构118f’具不同宽度，导电结构118f’的顶部突出于介电层106f’。
如图6所绘示，介电层106f’中的一导电结构118f’与介电层106f中的一导电结构118f连接。此外，因为导电结构118f具顶部突出于介电层106f，互连结构的连接可被改善。
根据一些实施例，如图7所示为半导体结构100g的剖面图。半导体结构100g类似于半导体结构100c，除了形成数个窄导电结构118g及宽导电结构118g’。
半导体结构100g包括窄导电结构118g及宽导电结构118g’，通过介电层106。此外，窄导电结构118及宽导电结构118g’具凹上表面。由于窄导电结构118g及宽导电结构118g’的宽度不同，于第二研磨工艺之后，窄导电结构118g及宽导电结构118g’的高度亦不同。
根据一些实施例，图8绘示出，半导体结构100h的剖面图。半导体结构100h包括互连结构602h于基板102h之上。此外，在一些实施例中，基板102h包括元件区域104h。在一些实施例中，元件区域104h包括栅极结构601内嵌于层间介电层(interlayerdielectric,ild)603、源极/漏极区域605，及隔离结构607。在一些实施例中，栅极结构601包括栅极介电层609、栅极电极层611、及间隔物613。
互连结构602h可包含数层金属层于基板102h中元件区域104h之上。在一些实施例中，互连结构602h包含导电结构118h于介电层106h之中。导电结构118h可类似或等同于，前述的导电结构118c及118d。如图8所绘示，导电结构118h可具不同宽度，导电结构118h的上表面与介电层106h的上表面不等高。
根据一些实施例，图8绘示出，在导电结构118h之后，蚀刻停止层615h保形地形成于基板102h之上。更具体地说，蚀刻停止层615h位于介电层106h的上表面及导电结构118h的凹上表面之上。
根据一些实施例，图8绘示出，在蚀刻停止层615h之后，介电层106h’形成于蚀刻停止层615h之上，导电结构118h’通过介电层106h’。导电结构118h’可类似或等同于前述的导电结构118c或118d。如图8所绘示，介电层106h’中的一导电结构118h’与介电层106h中的一导电结构118h连接。
根据一些实施例，图9绘示出，半导体结构100i的剖面图。半导体结构100i包括互连结构602i于基板102i之上。在一些实施例中，基板102i包括元件区域104i。在一些实施例中，元件区域104i包括栅极结构601内嵌于层间介电层(interlayerdielectric,ild)603、源极/漏极区域605，及隔离结构607。在一些实施例中，栅极结构601包括栅极介电层609、栅极电极层611、及间隔物613。
互连结构602i可包含数层金属层于基板102i中元件区域104i之上。在一些实施例中，互连结构602i包含导电结构118i于介电层106i之中。导电结构118i可类似或等同于，前述的导电结构118c及118d。如图9所绘示，导电结构118i可具不同宽度及凹上表面。
根据一些实施例，图9绘示出，在导电结构118i之后，蚀刻停止层615i保形地形成于基板102i之上。更具体地说，蚀刻停止层615i位于介电层106i的上表面及导电结构118i的凹上表面之上。
根据一些实施例，图9绘示出，在蚀刻停止层615i之后，介电层106i’形成于蚀刻停止层615i之上，导电结构118i’通过介电层106i’。导电结构118i’可类似或等同于前述的导电结构118a或118b。如图9所绘示，介电层106i’中的一导电结构118i’与介电层106i中的一导电结构118i连接。
如图1a至图9所绘示及前述，导电结构(例如：导电结构118a至118i)形成于介电层(例如：介电层106)中，但导电结构的上表面与介电层的上表面不等高。导电结构可由第一研磨工艺(例如：第一研磨工艺124a或124c)及第二研磨工艺(例如：第二研磨工艺126a或126c)形成。此外，导电结构的形状可由调整第一研磨工艺及第二研磨工艺所控制。
举例来说，导电结构可具凹上表面或凸上表面。在一些实施例中，导电结构具顶部(例如：顶部120a)突出于介电层，以致导电结构的接触面积可增加。因此，所得的半导体结构的效能可改善。
此外，导电结构的形状可调整以补偿元件区域(例如：元件区域104a至104i)非平坦上表面。因此，可降低电路短路风险，改善所得的半导体结构的效能。
本公开提供半导体结构与制造方法的实施例。方法包括通过介电层形成导电结构。于导电结构形成过程中，执行研磨工艺，所得的导电结构的上表面可与介电层的上表面不等高。导电结构可形成于基板的非平坦表面上，以补偿基板。因此，可改善所得的半导体结构的效能。
在一些实施例中，提供半导体结构的制造方法。半导体结构的制造方法包括形成介电层于基板上，及形成牺牲层于介电层上。半导体结构的制造方法还包括形成沟槽通过牺牲层及介电层及形成导电结构于沟槽中。半导体结构的制造方法还包括移除牺牲层。此外，于牺牲层移除之后，导电元件上表面与介电层上表面不等高。
在一些实施例中，提供半导体结构的制造方法。半导体结构的制造方法包括形成介电层于基板上，及形成牺牲层于介电层上。半导体结构的制造方法还包括形成沟槽通过牺牲层及介电层及形成导电结构于沟槽中及牺牲层之上。半导体结构的制造方法包括移除导体材料的顶部以形成导电结构于沟槽中，并移除牺牲层以致导电元件上表面与介电层上表面不等高。
在一些实施例中，提供半导体结构。半导体结构包含基板，及介电层于基板之上。半导体结构还包括第一导电结构于介电层之上。此外，第一导电结构具凹上表面或凸上表面，第一导电结构的凹上表面或凸上表面与介电层上表面不等高。
上述内容概述许多实施例的特征，因此任何本领域技术人员，可更加理解本公开的各面向。任何本领域技术人员，可能无困难地以本公开为基础，设计或修改其他工艺及结构，以达到与本公开实施例相同的目的及/或得到相同的优点。任何本领域技术人员也应了解，在不脱离本公开的精神和范围内做不同改变、代替及修改，如此等效的创造并没有超出本公开的精神及范围。
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