专利名称：半导体装置及其探针测试方法
技术领域：
本发明的各个实施例涉及半导体装置以及相关方法。具体地，特定的示例性实施 例涉及半导体装置及其探针测试方法。
背景技术：
半导体装置尤其是存储装置具有用于储存数据的存储核心。用于保证半导体装置 的正常操作以及用于执行测试的逻辑电路通常位于存储核心的外围区。用于执行测试的逻 辑电路可以包括用来测量内部电压电平或用来执行探针测试以检测缺陷单元的探针测试 逻辑电路。探针测试通常在半导体芯片为晶片形式时执行。图1是图示现有半导体装置的芯片布图的示意图。在图1所示的芯片中，用于执行 芯片的探针测试的探针测试逻辑电路15位于芯片的外围区PERI。用于保证半导体装置的 正常操作的逻辑电路11、12、13和14也位于芯片的外围区PERI。外围区PERI被由一个或 更多个存储体BANKO至BANK7所构成的存储核心包围，芯片的边缘区用作划片通道kribe Lane0在对晶片执行芯片的探针测试之后，通过沿着边缘区中的划片通道切割晶片并封装 芯片，可以制造出半导体装置。用于执行探针测试的探针测试逻辑电路除了在晶片上测试芯片的时候有用以外， 其它时候可能是毫无用处的。然而，由于探针测试逻辑电路通常位于放置了焊盘键合部分 和用于保证半导体装置的正常操作的逻辑电路的外围区PERI中，因此不能轻易地去除探 针测试逻辑电路。与此同时，最近开发出了将多个芯片层叠并封装在单个封装中的三维半导体装置 来增强半导体装置的集成度。由于两个或更多个芯片垂直地层叠，这样的三维半导体装置 可以在相同的空间中实现增大的集成度。此外，近来已使用了贯穿硅通孔(TSV)法，这种 TSV法形成穿过多个垂直层叠的芯片的硅通孔以彼此电连接。由于使用TSV法的半导体装 置垂直地穿过层叠的芯片并使层叠的芯片电连接，因此与使用放置在芯片边缘的键合引线 而使每个芯片电连接的半导体装置相比，可以有效地减少半导体装置的封装面积。当使用TSV时，虽然单个半导体装置可以通过层叠多个具有相同结构的芯片来形 成，但单个半导体装置通常是由一个用于控制整个半导体装置的操作的主芯片和多个用于 储存数据的从芯片构成的。如图1所示，主芯片可以包括位于芯片的外围区PERI中的逻辑 电路和焊盘。主芯片还可以包括存储核心。而从芯片只要包括存储核心、用于修复的逻辑 电路、以及用于TSV连接的逻辑电路就足够了。为了提高半导体装置的价格竞争力，使位于单个晶片上的芯片数量增加可能是重 要的。然而，根据上述的常规方法来制造从芯片可能并不能允许这样使晶片上的芯片总数量增加，因此不够经济。
发明内容
因此，本发明的各个实施例提供可以提升经济效益继而提升半导体装置的价格竞 争力的半导体装置和/或方法。特别是，特定的示例性实施例提供能使用于执行探针测试 的逻辑电路在完成探针测试之后被去除的半导体装置以及相关的方法，所述半导体装置以 及相关的方法相应地可以增加可供放置额外的芯片的晶片空间。为了实现根据本发明的目的的优点，如文中所实施并概括描述的，本发明的一个 示例性方面可以提供一种半导体装置，包括芯片；划片通道，所述划片通道位于芯片周 围；以及探针测试逻辑电路，所述探针测试逻辑电路用于在芯片上执行探针测试。根据另一 个方面，探针测试逻辑电路可以位于划片通道的一部分上。根据一些示例性的方面，一种半导体装置可以包括第一芯片；第二芯片；划片通 道，所述划片通道位于第一芯片与第二芯片之间；以及探针测试逻辑电路，所述探针测试逻 辑电路用于对第一芯片和第二芯片进行探针测试。探针测试逻辑电路可以位于划片通道 上。此外，划片通道和位于划片通道上的探针测试逻辑电路可以在完成探针测试之后被去 除。在另一个示例性的方面中，提供一种半导体装置，可以包括晶片上的芯片；划片 通道，所述划片通道位于晶片上并与所述芯片相邻，用于所述芯片与晶片上的相邻的芯片 分离；以及逻辑电路，所述逻辑电路用于在芯片上执行探针测试。逻辑电路可以位于划片通 道上，使得当沿着划片通道切割晶片而将芯片与相邻的芯片分离时，逻辑电路被去除。在又一个示例性的方面中，提供一种用于半导体装置的探针测试方法，可以包括 以下步骤提供包括共用探针测试逻辑电路的第一芯片和第二芯片的半导体装置；响应于 第一芯片选择信号而执行第一芯片的探针测试；响应于第二芯片选择信号而执行第二芯片 的探针测试；根据第一芯片的探针测试结果来修复第一芯片；根据第二芯片的探针测试结 果来修复第二芯片；以及去除探针测试逻辑电路。本发明的再一个示例性的方面可以提供一种制造半导体装置的方法。所述方法可 以包括以下步骤在晶片上提供第一芯片和第二芯片；提供用于对第一芯片和第二芯片执 行探针测试的逻辑电路，其中逻辑电路位于第一芯片与第二芯片之间的划片通道上；利用 逻辑电路而在第一芯片和第二芯片上执行探针测试；以及沿着划片通道切割晶片以使第一 芯片和第二芯片彼此分离。在一个示例性的方面中，当沿着划片通道切割晶片时，逻辑电路 可以被去除。本发明另外的目的和特点将在下列的说明中部分地作出描述，并且将部分地从说 明中明显地得出，或通过对本发明的实践来获知。通过在所附权利要求中具体指出的要素 及其组合，将实现并得到本发明的目的和特点。要理解的是，前述的概括说明和下列的详细说明都是示例性且仅用来说明的，并 非如权利要求所要求的那样对本发明进行限定。
在此所附的附图构成此说明书的一部分，表示与本发明一致的各个实施例，并与说明书一起用来解释本发明的原理。图1是表示现有的半导体装置的芯片的布图的示意图。图2是表示与本公开一致的半导体装置的芯片的一个示例性布图的示意图。图3是表示与本公开一致的半导体装置的芯片的另一个示例性布图的示意图。图4是说明与本公开一致的半导体装置的一个示例性探针测试方法的流程图。
具体实施例方式下面将详细参照与本公开一致的示例性实施例，这些示例性实施例的例子表示在 附图中。只要可能，在附图中使用相同的附图标记来标识相同或相似的部件。图2示意性地表示了与本发明的各个示例性方面一致的半导体装置的半导体芯 片Cl的示例性布图。参见图2，芯片Cl包括多个存储体ΒΑΝΚ0_Α至BANK7_A。芯片Cl还 包括与存储体ΒΑΝΚ0_Α至BANK7_A的操作相关的芯片操作逻辑电路110和120。如图2所 示，芯片操作逻辑电路110和120可以位于存储体ΒΑΝΚ0_Α至BANK7_A的旁边。在各个示 例性的实施例中，芯片操作逻辑电路110和120可以包括用于存储体ΒΑΝΚ0_Α至BANK7_A 的修复电路和用于TSV连接的逻辑电路，但并不局限于此。在图2所示的示例性实施例中，探针测试逻辑电路130位于芯片操作逻辑电路110 和120的旁边。探针测试逻辑电路130例如包括当构成半导体装置的芯片位于晶片上时将 探针测试使能的电路。探针测试包括诸如例如内部偏置测试和存储器单元(memory cell) 修复测试的各种类型的测试，但并不局限于此。相应地，探针测试逻辑电路130可以配置有 数据焊盘0至15、电压焊盘等。存储体以及芯片操作逻辑电路110和120被划片通道kribe Lane包围。划片通道kribe Lane作为用于将芯片Cl与位于晶片上的其它芯片分离的切 割部位。在本发明的一个示例性实施例中，如图2所示，在执行探针测试之后，探针测试逻 辑电路130可以用作用于将芯片Cl与邻近的芯片分离的切割部位(例如划片通道kribe Lane—ρ)0如上所述，三维半导体装置包括多个垂直层叠的芯片，并且层叠的芯片之间的电 连接是通过TSV来实现的。相应地，并非全部的层叠芯片都必须具有用于保证半导体装置 的正常操作的逻辑电路。当多个芯片被封装在单个半导体装置中时，仅在主芯片上设置用 于保证正常操作的逻辑电路即可，而每个从芯片可以仅设置用于储存数据的存储体和能够 与主芯片通信的最小逻辑电路就足够的了。因此，每个从芯片可以包括与主芯片连接的一 个或更多个TSV、用于控制TSV的逻辑电路、以及用于修复存储体的缺陷单元的熔丝电路。 但从芯片中可能不需要包括焊盘的探针测试逻辑电路130。但是，在制造芯片时，应该在晶片上设置包括焊盘的探针测试逻辑电路以将用于 保证芯片可靠性的探针测试使能。因此，在本发明的各个示例性的实施例中，探针测试逻辑 电路130位于划片通道kribe Lane_p中，使得在执行探针测试之后可以去除探针测试逻 辑电路130。这可以有效地增加能够置于晶片上的芯片的总数量。图3是图示与本发明的各个示例性方面一致的半导体装置的芯片的另一个示例 性布图的示意图。在图3所示的实施例中，第一芯片Cl和第二芯片C2共用探针测试逻辑电路250。第一芯片Cl可以包括多个存储体ΒΑΝΚ0_Α至BANK7_A以及与第一芯片Cl的操 作相关的第一芯片操作逻辑电路210和220。类似地，第二芯片C2可以包括多个存储体 ΒΑΝΚ0_Β至BANK7_B以及与第二芯片C2的操作相关的第二芯片操作逻辑电路230和M0。 探针测试逻辑电路250位于第一芯片Cl与第二芯片C2之间，并与第一芯片操作逻辑电路 210和220以及第二芯片操作逻辑电路230和240相邻。在完成探针测试之后，探针测试 逻辑电路250可以用作用于将第一芯片Cl与第二芯片C2彼此分离的切割部位(例如划片 通道kribe Lane_p) 0如图3所示，形成其它的划片通道kribe Lane来包围第一芯片Cl 和第二芯片C2。划片通道kribe Lane用作用于将第一芯片Cl和第二芯片C2与其它相邻 的芯片分离的切割部位。探针测试逻辑电路250可以执行对第一芯片Cl和第二芯片C2的探针测试。也就 是说，在探针测试期间，探针测试逻辑电路250可以由第一芯片Cl和第二芯片C2共用。根据一个示例性方面，第一芯片Cl的存储体ΒΑΝΚ0_Α至BANK7_A以及第二芯片C2 的存储体84^(0_8至8々^(7_8可以位于在拓扑上彼此相对置的位置(例如镜像结构)。更具 体地，第二芯片C2的第一存储体ΒΑΝΚ0_Β可以位于这样的位置当第一芯片Cl关于使第一 芯片Cl和第二芯片C2分离的平面的中点旋转180°时，第二芯片C2的第一存储体ΒΑΝΚ0_ B的位置与第一芯片Cl的第一存储体ΒΑΝΚ0_Α的位置相对应。类似地，第二芯片C2的存储 体BANK1_B至BANK7_B可以位于这样的位置当第一芯片Cl旋转180°时，第二芯片C2的 存储体BANK1_B至BANK7_B的位置与第一芯片Cl的存储体BANK1_A至BANK7_A的位置相 对应。当第一芯片Cl和第二芯片C2共用探针测试逻辑电路250时，将第一芯片Cl和第二 芯片C2各自的存储体置于在拓扑上相对置的位置，可以进一步增加获得合格产品的比例。相应地，第一芯片Cl的存储体ΒΑΝΚ0_Α至BANK7_A和探针测试逻辑电路250之间 的电连接可以与第二芯片C2的存储体ΒΑΝΚ0_Β至BANK7_B和探针测试逻辑电路250之间 的电连接在逻辑上相反。例如，如例如图3所示，假设提供第一焊盘0至第四焊盘3、第五焊 盘4至第八焊盘7、第九焊盘8至第十二焊盘11、以及第十三焊盘12至第十六焊盘15用于 探针测试，第一芯片Cl的第一存储体ΒΑΝΚ0_Α和第五存储体BANK4_A可以顺序地与第一焊 盘0至第四焊盘3电连接，并且第二芯片C2的第一存储体ΒΑΝΚ0_Β和第五存储体BANK4_B 可以顺序地与第十六焊盘15至第十三焊盘12电连接。类似地，第一芯片Cl的第二存储体 BANK1_A和第六存储体BANK5_A可以顺序地与第五焊盘4至第八焊盘7电连接，并且第二芯 片C2的第二存储体BANK1_B和第六存储体BANK5_B可以顺序地与第十二焊盘11至第九焊 盘8电连接。此外，第一芯片Cl的第三存储体BANK2_A和第七存储体BANK6_A可以顺序地 与第九焊盘8至第十二焊盘11电连接，并且第二芯片C2的第三存储体BANK2_B和第七存 储体BANK6_B可以顺序地与第八焊盘7至第五焊盘4电连接。第一芯片Cl的第四存储体 BANK3_A和第八存储体BANK7_A可以顺序地与第十三焊盘12至第十六焊盘15电连接，并且 第二芯片C2的第四存储体BANK3_B和第八存储体BANK7_B可以顺序地与第四焊盘3至第 一焊盘0电连接。利用上述的电连接，第一芯片Cl和第二芯片C2各自的存储体能够具有镜像结构。 相应地，即使第一芯片Cl和第二芯片C2共用探针测试逻辑电路250，它们也可以被制造为 具有相同结构的芯片。这样，当芯片以与本公开一致的方式位于晶片上时，可以制造具有相同结构的芯片。图4是说明对根据本发明各个方面的半导体装置探针测试的示例性方法的流程 图。结合图3和图4描述示例性的探针测试方法。首先，第一芯片Cl响应于第一芯片选择信号而被激活，并且执行第一芯片Cl的探 针测试。第一芯片Cl的存储体与第一焊盘0至第十六焊盘15相连接， 从而能够执行探针测试。当完成第一芯片Cl的探针测试时，第二芯片C2响应于第二芯片 选择信号而被激活，并且执行第二芯片C2的探针测试。第二芯片C2的存储体ΒΑΝΚ0_Β至 BANK7_B与第十六焊盘15至第一焊盘0相连接，从而能够执行探针测试。第一芯片选择信 号和第二芯片选择信号可以是由外部源所施加的命令信号产生的信号。当完成第一芯片Cl和第二芯片C2的探针测试时，可以根据第一芯片Cl的探针测 试结果而对第一芯片Cl执行修复步骤。图3的实施例所示的第一芯片操作逻辑电路210 和220可以包括与修复步骤相关的逻辑电路。在修复步骤期间，可以校正第一芯片Cl的内 部电压。替代地或附加地，在修复步骤期间可以执行用于修复有缺陷的存储器单元的修复 操作。在一些实施例中，所述修复操作可以通过将包括在第一芯片操作逻辑电路210和220 中的熔丝电路切断来执行。当完成第一芯片Cl的修复步骤时，可以执行第二芯片C2的修复步骤。与第一芯 片Cl类似，图3的实施例所示的第二芯片操作逻辑电路230和240可以包括与第二芯片C2 的修复步骤相关的逻辑电路。根据本发明的一个方面，可以在执行第一芯片Cl和第二芯片C2的修复步骤之前 执行第一芯片Cl和第二芯片C2的探针测试。由于建立和使用用于在探针测试过程中检测 以及用于执行修补步骤的必要的测试设备所需的成本和时间是巨大的，所以这种安排方式 是有益处的。当完成第一芯片Cl和第二芯片C2的修复步骤时，可以再次执行第一芯片Cl和第 二芯片C2的探针测试。执行第一芯片Cl和第二芯片C2的第一探针测试可以分析第一芯 片Cl和第二芯片C2的缺陷信息，执行第一芯片Cl和第二芯片C2的第二探针测试可以确 定是否已正确地执行了第一芯片Cl和第二芯片C2的修复步骤。当完成第二探针测试时，用于探针测试的探针测试逻辑电路250可以作为划片通 道kribe Lane_p而被去除，于是第一芯片Cl与第二芯片C2分离。由于第一芯片Cl和第 二芯片C2具有相同的物理结构，因此在封装芯片时不需将芯片分类。在包括所附的权利要求的整个描述中，术语“包括”应该被理解为与“包括至少一 个”同义，除非指明了其它相反的情况。虽然以上结合用于具体应用的示意性实例而描述了特定的实施例，但应当清楚的 是所述实施例仅是示例性的。接触到本公开所提供的教导的本领域的技术人员将意识本发 明的其它的修改、应用和/或实施方式以及本发明在其它的领域中具有显著的实用性。相 应地，文中所述的半导体装置及相关的探针测试方法不应限于所述的实施方式。确切的说， 所述的半导体装置及相关的探针测试方法应当仅根据所附权利要求并结合以上的说明书 和附图而限定。
权利要求
1.一种半导体装置，包括-H-* LL心片；划片通道，所述划片通道位于所述芯片周围；以及探针测试逻辑电路，所述探针测试逻辑电路用于对所述芯片执行探针测试，其中，所述探针测试逻辑电路位于所述划片通道的一部分上。
2.如权利要求1所述的半导体装置，其中，所述芯片包括 多个存储体；以及芯片操作逻辑电路，所述芯片操作逻辑电路与所述多个存储体的操作相关。
3.如权利要求2所述的半导体装置，其中，所述芯片操作逻辑电路包括用于所述存储 体中的至少一个的修复电路。
4.如权利要求2所述的半导体装置，其中，所述芯片操作逻辑电路包括用于所述芯片 的TSV连接的逻辑电路。
5.一种半导体装置，包括弟 心/T ；Λ-Λ- ~· -H- LL弟一心片；划片通道，所述划片通道位于所述第一芯片与所述第二芯片之间；以及 探针测试逻辑电路，所述探针测试逻辑电路用于对所述第一芯片和所述第二芯片进行 探针测试，所述探针测试逻辑电路位于所述划片通道上，其中，在完成所述探针测试之后，所述划片通道和位于所述划片通道上的所述探针测 试逻辑电路被去除。
6.如权利要求5所述的半导体装置，其中，所述第一芯片和所述探针测试逻辑电路之 间的电连接与所述第二芯片和所述探针测试逻辑电路之间的电连接在逻辑上相反。
7.如权利要求5所述的半导体装置，其中，所述第一芯片包括 多个存储体；以及第一芯片操作逻辑电路，所述第一芯片操作逻辑电路与所述多个存储体的操作相关。
8.如权利要求7所述的半导体装置，其中，所述第一芯片操作逻辑电路包括用于所述 存储体中的至少一个的修复电路。
9.如权利要求7所述的半导体装置，其中，所述第一芯片操作逻辑电路包括用于所述 第一芯片的TSV连接的逻辑电路。
10.如权利要求7所述的半导体装置，其中，所述第二芯片包括 多个存储体；以及第二芯片操作逻辑电路，所述第二芯片操作逻辑电路与所述多个存储体的操作相关。
11.如权利要求10所述的半导体装置，其中，所述第二芯片操作逻辑电路包括用于所 述存储体中的至少一个的修复电路。
12.如权利要求10所述的半导体装置，其中，所述第二芯片操作逻辑电路包括用于所 述第二芯片的TSV连接的逻辑电路。
13.如权利要求12所述的半导体装置，其中，所述第一芯片的所述修复电路和所述逻 辑电路以及所述第二芯片的所述修复电路和所述逻辑电路与所述探针测试逻辑电路相邻。
14.如权利要求10所述的半导体装置，其中，所述第一芯片的所述多个存储体的排列顺序与所述第二芯片的所述多个存储体的排列顺序在拓扑上相反。
15.一种半导体装置，包括 晶片上的芯片；划片通道，所述划片通道位于所述晶片上并与所述芯片相邻，用于将所述芯片与所述 晶片上的相邻的芯片分离；以及逻辑电路，所述逻辑电路用于在所述芯片上执行探针测试，其中，所述逻辑电路位于所述划片通道上，使得当沿着所述划片通道切割所述芯片以 将所述芯片与所述相邻的芯片分离时所述逻辑电路被去除。
16.如权利要求15所述的半导体装置，其中，所述逻辑电路被配置为对所述芯片和所 述相邻的芯片共同地执行所述探针测试。
17.一种半导体装置的探针测试方法，包括以下步骤提供半导体装置，所述半导体装置包括第一芯片和第二芯片，所述第一芯片和所述第 二芯片共用探针测试逻辑电路；响应于第一芯片选择信号而执行所述第一芯片的探针测试； 响应于第二芯片选择信号而执行所述第二芯片的探针测试； 根据所述第一芯片的探针测试结果来修复所述第一芯片； 根据所述第二芯片的探针测试结果来修复所述第二芯片；以及 去除所述探针测试逻辑电路。
18.如权利要求17所述的探针测试方法，其中，在修复所述第二芯片的步骤之后，所述 方法还包括以下步骤响应于所述第一芯片选择信号而再次执行所述第一芯片的探针测试；以及 响应于所述第二芯片选择信号而再次执行所述第二芯片的探针测试。
19.如权利要求17所述的探针测试方法，其中，所述第一芯片选择信号和所述第二芯 片选择信号是从命令信号产生的。
20.一种制造半导体装置的方法，包括以下步骤 在晶片上提供第一芯片和第二芯片；提供用于对所述第一芯片和所述第二芯片执行探针测试的逻辑电路，所述逻辑电路位 于所述第一芯片与所述第二芯片之间的划片通道上；使用所述逻辑电路对所述第一芯片和所述第二芯片执行探针测试；以及 沿着所述划片通道切割所述晶片，以使所述第一芯片和所述第二芯片彼此分离， 其中，当沿着所述划片通道切割所述晶片时，所述逻辑电路被去除。
21.如权利要求20所述的方法，还包括根据所述探针测试的结果来修复所述第一芯片 和所述第二芯片中的至少一个的步骤。
22.如权利要求21所述的方法，还包括在修复之后对所述第一芯片和所述第二芯片重 复所述探针测试。
全文摘要
本发明公开了一种半导体设备及相关方法的各个实施例。在一个示例性的实施例中，提供一种半导体装置，可以包括芯片；划片通道，所述划片通道位于芯片周围；以及探针测试逻辑电路，所述探针测试逻辑电路用于在芯片上执行探针测试。所述探针测试逻辑电路位于划片通道的一部分。
文档编号H01L21/66GK102110659SQ20101026088
公开日2011年6月29日 申请日期2010年8月24日 优先权日2009年12月28日
发明者尹泰植, 李锺天 申请人:海力士半导体有限公司