半导体装置及其测试方法
【专利摘要】本发明公开了一种半导体装置，所述半导体装置包括包含有多个通孔的芯片、测试电压输入单元以及测试结果接收单元。测试电压输入单元将测试电压施加到多个通孔中的一个。测试结果接收单元接收从多个通孔中的一个或更多个中输出的输出信号。
【专利说明】半导体装置及其测试方法
[0001]相关申请的交叉引用
[0002]本申请要求2012年8月29日向韩国知识产权局提交的申请号为10-2012-0094866的韩国专利申请的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003]本发明总体而言涉及一种半导体装置，更具体而言，涉及一种层叠有多个芯片的三维(3D)半导体装置及其测试方法。
【背景技术】
[0004]为了增加半导体装置的集成度，已经研究了三维(3D)半导体装置，所述三维(3D)半导体装置被配置成通过将多个芯片层叠并封装成单个封装体来增加集成度。近来，已经利用了穿通娃通孔(through-silicon via, TSV)方案,所述穿通娃通孔方案是将娃通孔形成为穿通多个层叠的芯片以将芯片电连接在一起。
[0005]3D半导体装置包括多个通孔(through-via)，使得多个层叠的芯片可以共同地接收各种信号。例如，针对存储器装置，多个层叠的芯片全部通过通孔来共同地接收地址信号、测试信号、输入/输出线信号及命令信号。
[0006]然而，各种缺陷会出现在通孔中。例如，缺陷可以包括:空隙，所述空隙在通孔没有被导电材料完全填充时出现；凸块接触失效，所述凸块接触失效当芯片弯曲或凸块材料移动时出现；裂缝，所述裂缝出现在通孔中等。
[0007]如上所述，因为通孔将多个芯片电连接在一起，所以如果缺陷出现，特别是如果由于缺陷而使电连接断开时，TSV不能正确地执行其功能。因此，需要一种用于准确地检测有缺陷的通孔的测试工艺，以及一种用于将有缺陷的通孔用正常的通孔替换的修复工艺。
[0008]图1是示出现有的半导体装置的配置的示图。在图1中，半导体装置包括:第一通孔11、第二通孔12以及第三通孔13、测试电压施加单元14、测试电压输出单元15以及移位单元16。测试电压施加单元14响应于测试模式信号TM_TSV而将测试电压VTEST施加到第一通孔11至第三通孔13。测试电压输出单元15包括分别与第一通孔11至第三通孔13耦接的通过门。通过门响应于由移位单元16产生的选择信号SEL〈0:2>而导通，由此传送流经第一通孔11至第三通孔13到测试焊盘17的电流。移位单元16从测试模式信号TM中产生选择信号SEL〈0:2>。
[0009]当执行半导体装置的测试操作时，测试电压施加单元14同时将测试电压VTEST施加到第一通孔11至第三通孔13，并且移位单元16将选择信号SEL〈0:2>顺序使能。由于将选择信号SEL〈0:2>顺序使能，所以将流经第一通孔11至第三通孔13的电流传送到测试焊盘17。通过判定在测试焊盘17测得的电流量，可以测试是否已正确地形成第一通孔11至第三通孔13。
[0010]图2示出通过通孔电连接的两个半导体芯片的配置，并示出通孔中的缺陷。当上芯片20和下芯片30垂直地层叠时，上芯片20的通孔21至23分别与下芯片30的通孔31至33电连接，并且凸块25和34-36用于通孔21-23与通孔31-33之间电连接。附图标记“A”和“B”示出未正确地形成的通孔的电连接。附图标记“A”描述了开路故障，所述开路故障由于上芯片20不存在应将将上芯片20的通孔21与下芯片30的通孔31连接的凸块(没有被正确地形成)而发生，而附图标记“B”描述了短路故障，所述短路故障因为不应当存在的上芯片的通孔22与相邻下芯片的通孔33之间的连接(由于上芯片的凸块25未对准而存在)而发生。
[0011]在图1中所示的半导体装置配置的情况下，可以较容易地将诸如“A”的情况检测为缺陷；但在图1中所示的半导体装置配置的情况下，将“B”的情况检测为缺陷是困难的。这是因为流经上芯片的通孔22的电流可以经由下芯片的通孔33输出，即使上芯片的通孔22未与下芯片的通孔33电连接。因此，需要开发一种改进的半导体装置，能够检测通孔之间电连接的所有类型的缺陷状态。
【发明内容】
[0012]本文描述了一种半导体装置及其测试方法，所述半导体装置可以任意地选择并测试施加有测试电压的通孔、包括输出输出信号的通孔，并且检测通孔的电连接上出现的缺陷。
[0013]在本发明的一个实施例中，一种包括包含有多个通孔的芯片的半导体装置包括:测试电压输入单元，所述测试电压输入单元被配置成将测试电压施加到多个通孔中的一个；以及测试结果接收单元，所述测试结果接收单元被配置成接收从多个通孔中的一个或更多个中输出的输出信号。
[0014]在本发明的另一实施例中，一种包括垂直层叠的上芯片和下芯片的半导体装置，其中，上芯片和下芯片分别包括互相电连接的多个通孔，所述半导体装置包括:上芯片测试电压输入单元，所述上芯片测试电压输入单元被配置成将测试电压施加到上芯片的多个通孔之中的特定通孔；以及下芯片测试结果接收单元，所述下芯片测试结果接收单元被配置成接收从通孔输出的输出信号，所述通孔与下芯片的通孔相邻，并且与特定通孔电连接。
[0015]在本发明的另一实施例中，一种半导体装置的测试方法，其中，所述半导体装置包括上芯片的第一通孔、与第一通孔电连接的下芯片的第二通孔、以及设置在下芯片的第二通孔附近的多个相邻的通孔，所述测试方法包括以下步骤:将测试电压输出到上芯片的第一通孔；以及监控经由下芯片的多个相邻通孔输出的输出信号。
【专利附图】
【附图说明】
[0016]结合附图描述本发明的特点、方面和实施例，其中:
[0017]图1是说明现有的半导体装置的配置的示图；
[0018]图2是示出经由通孔电连接的两个半导体芯片的现有配置的示图，并且示出在通孔的连接中发生的缺陷；
[0019]图3是示出根据本发明的一个实施例的半导体装置的配置的示图；
[0020]图4是示出能在图3中所示的上移位部中实施的配置的示图；以及
[0021]图5是示出根据本发明的另一个实施例的半导体装置的配置的示图。【具体实施方式】
[0022]在下文中，将通过各种实施例，参照附图来描述根据本发明的半导体装置及其测试方法。
[0023]图3是示出根据本发明的一个实施例的半导体装置I的配置的示图。在图3中，半导体装置I包括:第一通孔VIA1、第二通孔VIA2、第三通孔VIA3、测试电压输入单元100以及测试结果接收单元200。半导体装置I不限制于所述的通孔的数目，而可以包括更多数目个通孔。在下文中，为了本发明的详细描述，将示例性地描述呈现三个通孔VIAl至VIA3的半导体装置I。
[0024]测试电压输入单元100将测试电压VTEST施加到第一通孔VIAl至第三通孔VIA3中的一个或更多个。测试电压输入单元100也可以从第一通孔VIAl至第三通孔VIA3之中任意地选择施加测试电压VTEST的通孔。
[0025]测试结果接收单元200接收从第一通孔VIAl至第三通孔VIA3中的一个或更多个中输出的输出信号TOUT。测试结果接收单元200可以在第一通孔VIAl至第三通孔VIA3之中任意地选择输出输出信号TOUT的通孔，并且可以接收经由选中的通孔输出的输出信号TOUT。因此，半导体装置I可自由地选择施加测试电压VTEAT的通孔，以及输出输出信号TOUT的通孔。因此，可以测试半导体装置I以确定通孔是否被正确地填充导电物质且因而被正确地形成。此外，可以采用各种方式来测试半导体装置1，以判定是否正确地形成通孔的电连接。
[0026]在本发明的一个实施例中，测试电压输入单元100可以将测试电压VTEST施加到第一通孔VIA1，并且测试结果接收单元200可以接收经由第一通孔VIAl输出的输出信号TOUT。图3的第一通孔VIAl的测试大体与图1的相似。然而，施加测试电压VTEST的通孔与输出输出信号TOUT的通孔可以彼此不同。例如，输出输出信号TOUT的通孔可以是位于施加测试电压VTEST的通孔附近的通孔。因而，根据本发明的一个实施例半导体装置I可以将测试电压VTEST施加到第一通孔VIAl，并且可以接收经由设置在第一通孔VIAl的附近的第二通孔VIA2输出的输出信号TOUT。
[0027]在图3中，测试电压输入单元100包括上移位部110和测试电压施加部120。上移位部110响应于输入控制信号TM_IN、TM_ICK以及TM_RST而产生输入选择信号ISEL〈0:2>，以选择第一通孔VIAl至第三通孔VIA3中的一个或更多个。根据本发明的一个实施例，输入控制信号TM_IN、TM_ICK以及TM_RST可以被配置成具有测试模式信号。随后，将在本说明书中更详细地描述输入控制信号TM_IN、TM_ICK以及TM_RST。
[0028]测试电压施加部120响应于输入选择信号ISEL〈0:2>将测试电压VTEST施加到第一通孔VIAl至第三通孔VIA3。测试电压施加部120可以包括接收输入选择信号ISEL〈0:2>然后导通的多个晶体管。在图3中，测试电压施加部120包括第一 PMOS晶体管121至第三PMOS晶体管123。第一 PMOS晶体管121具有用于接收输入选择信号ISEL〈0>的栅极、用于接收测试电压VTEST的源极、以及与第一通孔VIAl的一个端部连接的漏极。第二 PMOS半导体122具有用于接收输入选择信号ISEL〈1>的栅极、用于接收测试电压VTEST的源极、以及与第二通孔VIA2的一个端部连接的漏极。第三PMOS半导体123具有用于接收输入选择信号ISEL〈2>的栅极、用于接收测试电压VTEST的源极以及与第三通孔VIA3的一个端部连接的漏极。[0029]在图3中，测试结果接收单元200包括下移位部210和输出部220。下移位部210响应于输出控制信号TM_0UT、TM_0CK以及TM_RST而产生输出选择信号0SEL〈0:2>，以选择第一通孔VIAl至第三通孔VIA3中的一个或更多个。根据本发明的一个实施例，输出控制信号TM_0UT、TM_0CK以及TM_RST可以被配置成具有测试模式信号。随后，将在本说明书中更详细地描述输入控制信号TM_IN、TM_ICK以及TM_RST。
[0030]输出部220响应于输出选择信号0SEL〈0:2>，而用经由第一通孔VIAl至第三通孔VIA3中的一个或更多个输出的输出信号TOUT来提供测试焊盘300。输出部220包括分别接收输出选择信号0SEL〈0:2>的多个通过门。在图3中，输出部220包括第一通过门221至第三通过门223。第一通过门221响应于输出选择信号0SEL〈0>和反相信号0SELB〈0>而被使能，并且将第一通孔VIAl的另一端部与测试焊盘300连接。因此，当第一通过门221响应于输出选择信号0SEL〈0>和反相信号0SELB〈0>而导通时，第一通过门221可以用经由第一通孔VIAl输出的输出信号TOUT来提供测试焊盘300。第二通过门222响应于输出选择信号0SEL〈1>和反相信号0SELB〈1>而导通，并且将第二通孔VIA2的另一端部与测试焊盘300连接。因此，当第二通过门222响应于输出选择信号0SEL〈1>和反相信号0SELB〈1>而导通时，第二通过门222可以用经由第二通孔VIA2输出的输出信号TOUT来提供测试焊盘300。第三通过门223响应于输出选择信号0SEL〈2>和反相信号0SELB〈2>而导通，并且将第三通孔VIA3的另一端部与测试焊盘300连接。因此，当第三通过门223响应于输出选择信号0SEL〈2>和反相信号0SELB〈2>而导通时，第三通过门223可以用经由第三通孔VIA3输出的输出信号TOUT来提供测试焊盘300。
[0031]测试焊盘300可以监控从测试结果接收单元200的输出部220中提供的输出信号TOUT。测试焊盘300可以接收从输出部220中提供的输出信号T0UT，并且可以检测是否正确地形成第一通孔VIAl至第三通孔VIA3的电连接。在本发明的一个实施例中，检测操作可以通过测量从测试焊盘300中输出的电流量来执行。此外，测试焊盘300可以包括比较器(未示出)，以将输出信号TOUT与参考电压比较，并且输出比较的结果作为数字信号。
[0032]图4是示出能在图3中所示的上移位部110实施的配置的示图。上移位部110可以被配置为图4中所示的移位寄存器电路。上移位部110包括第一触发器111至第三触发器113。输入控制信号可以包括第一测试模式信号TM_IN和第二测试模式信号TM_ICK。第一触发器111可以接收第一测试模式信号TM_IN和第二测试模式信号TM_ICK,以帮助输入选择信号ISEL〈0:2>和反相信号ISELB〈0:2>的产生。当接收到高电平的第一测试模式信号TM_IN时，第一触发器111将高电平的信号锁存，而当接收脉冲信号作为第二测试模式信号TM_ICK时，第一触发器111输出输入选择信号ISEL〈0>和反相信号ISELB〈0>。当接收输入选择信号ISEL〈0>并且接收脉冲信号作为第二测试模式信号TM_ICK时，第二触发器112输出输入选择信号ISEL〈1>和反相信号ISELB〈1>。相似地，当接收输入选择信号ISEL〈1>并且接收脉冲信号作为第二测试模式信号TM_ICK时，第三触发器113输出输入选择信号ISEL<2>和反相信号ISELB〈2>。另外，输入控制信号可以包括第三测试模式信号TM_RST。为了被复位，第一触发器111至第三触发器113可以接收第三测试模式信号TM_RST作为复位信号。因此，由于上移位部110具有顺序使能输入选择信号ISEL〈0:2>的配置，所以上移位部110可以根据作为输入控制信号输入的测试模式信号TM_IN、TM_ICK以及TM_RST，而将期望的输入选择信号ISEL〈0:2>使能。图3中所示的下移位部210可以采用大体与上移位部110相似的方式来配置。只有作为输出控制信号输入的测试模式信号TM_ON、TM_OCK及TM_RST被不同地配置成任意地使能期望的输出选择信号0SEL〈0:2>。另外，根据本发明的实施例，尽管移位寄存器电路被例示为上移位部110和下移位部210的一个实施例，但是本发明不限制于此，而可以采用各种类型的逻辑电路来使能期望的选择信号。
[0033]图5是示出根据本发明的另一个实施例的半导体装置2的配置的示图。在图5中，半导体装置2包括上芯片UCHIP和下芯片LCHIP。上芯片UCHIP和下芯片LCHIP垂直地层叠以配置单个半导体装置2，并且上芯片UCHIP和下芯片LCHIP可以经由多个通孔而彼此电连接。在图5中，上芯片UCHIP包括第一通孔VIAll至第三通孔VIA13而下芯片LCHIP包括第四通孔VIA21至第六通孔VIA23。
[0034]当上芯片UCHIP层叠在下芯片LCHIP上时，上芯片UCHIP的第一通孔VIAll与位于垂直方向同一线上的下芯片LCHIP的第四通孔VAI21电连接。相似地，上芯片UCHIP的第二通孔VAI12与下芯片LCHIP的第五通孔VIA22电耦接，并且上芯片UCHIP的第三通孔VAI13与下芯片LCHIP的第六通孔VIA23电连接。
[0035]上芯片UCHIP包括上芯片测试电压输入单元100U，所述上芯片测试电压输入单元100U将测试电压施加到第一通孔VIAll至第三通孔中VIA13中的一个或更多个。上芯片测试电压输入单元100U可以被配置为图3中所示的测试电压输入单元100。上芯片测试电压输入单兀100U包括第一上移位部IIOU和第一测试电压施加部120U。上芯片测试电压输入单元100U可以将测试电压施加到第一通孔VIAll至第三通孔VIA13中期望的通孔。
[0036]下芯片LCHIP包括下芯片测试结果接收单元200L，所述下芯片测试结果接收单元200L接收从第四通孔VIA21至第六通孔VIA23中的一个或更多个中输出的输出信号TOUT(未示出)。下芯片测试结果接收单元200L可以被配置为图3中所示的测试结果接收单元200。下芯片测试结果接收单元200L可以包括第二下移位部210L和第二输出部220L。下芯片测试结果接收单元200L可以接收经由第四通孔VIA21至第六通孔VIA23中期望的通孔输出的输出信号TOUT (未示出)。例如，在本发明的一个实施例中，下芯片测试结果接收单元200L可以接收从设置在下芯片LCHIP的通孔附近的通孔输出的输出信号TOUT (未示出)，所述下芯片LCHIP的通孔与在上芯片UCHIP中施加测试电压的通孔电连接。因而，当上芯片测试电压输入单元100U选择第二通孔VIA12，并且将测试电压施加到第二通孔VIA12时，下芯片测试结果接收单元200L可以接收从与第五通孔VIA22相邻的第四通孔VIA21和第六通孔VIA23输出的输出信号TOUT (未示出)，所述第五通孔VIA22当上芯片UCHIP和下芯片LCHIP层叠时与第二通孔VIA12电连接。另外，下芯片测试结果接收单元200L可以与第四通孔VIA21至第六通孔VIA23顺序耦接，以便以预定时间间隔顺序接收经由第四通孔VIA21至第六通孔VIA23输出的输出信号TOUT (未示出)。
[0037]半导体装置2的配置将测试操作使能，以检测图2中由“B”所指示的凸块短路故障。假设尽管第二通孔VIA12与第五通孔VIA22电连接，与第四通孔VIA21有关的短路故障也会发生。上芯片测试电压输入单元100U可以将测试电压施加到第二通孔VIA12，并且下芯片测试结果接收单元200L可以接收经由第四通孔VIA21和第六通孔VIA23输出的输出信号TOUT (未示出)。在这种情况下，由于第四通孔VIA21与第二通孔VIA12短路，所以将测试电压经由第二通孔VIA12施加到第四通孔VIA21，使得第四通孔VIA21输出输出信号TOUT (未示出)，且因而具有大量的电流。由于第六通孔VIA23未接收电压，所以第六通孔VIA23不输出电流。因此，尽管未施加测试电压，但是当具有电流量的输出信号TOUT(未示出)通过第四通孔VIA21输出时，可以检测出施加测试电压的上芯片UCHIP的通孔与下芯片LCHIP的相邻通孔短路。
[0038]上芯片UCHIP还可以包括上芯片测试结果接收单元200U。上芯片测试结果接收单元200U可以测试第一通孔VIAl I至第三通孔VIA13是否被正确地形成。另外，尽管在图5中未示出，但是当另一个上芯片层叠在上芯片UCHIP上时，上芯片测试结果接收单元200U可以测试在所述另一个上芯片的通孔与上芯片UCHIP的通孔之间的电连接是否被正确地形成。上芯片测试结果接收单元200U可以接收从第一通孔VIAll至第三通孔VIA13中的一个或更多个中输出的输出信号TOUT (未示出)。上芯片测试结果接收单元200U包括第一下移位部210U和第一输出部220U。
[0039]相似地，下芯片LCHIP还可以包括下芯片测试电压输入单元100L。下芯片测试电压输入单元100L可以测试第四通孔VIA21至第六通孔VIA23是否被正确地形成。另外，尽管在图5中未示出，但是当另一个下芯片层叠在下芯片LCHIP的下表面上时，下芯片测试电压输入单元100L可以测试在所述另一个下芯片的通孔与下芯片LCHIP的通孔之间的电连接是否被正确地形成。下芯片测试电压输入单元100L包括第二上移位部IIOL和第二测试电压施加部120L。
[0040]上芯片测试电压输入单元100U、上芯片测试结果接收单元200U、下芯片测试电压输入单元100L，以及下芯片测试结果接收单元200L可以分别接收以互相不同的测试模式配置的输入控制信号TM_UIN、TM_UICK、TM_RST、TM_LIN以及TM_LICK，和输出控制信号TM_UOUT、TM_U0CK、TM_RST、TM_L0UT 以及 TM_L0CK。
[0041]尽管图5示出了将两个芯片层叠的情况，但是当将两个或更多个芯片层叠时，可以通过不同地选择施加测试电压的通孔和输出输出信号的通孔，参照通孔是否被正确地形成，并且在各个芯片之间的通孔的电连接是否被正确地形成，来执行各种类型的测试。
[0042]在图5中，测试焊盘300U可以包括在上芯片UCHIP和下芯片LCHIP的一个或两个中。当测试焊盘300U被设置在上芯片UCHIP上时，可以将从下芯片测试结果接收单元200L中提供的输出信号TOUT (未示出)经由又一个通孔传送到设置在上芯片UCHIP上的测试焊盘 300U。
[0043]尽管以上已经描述了某些实施例，但是对于本领域的技术人员可以理解的是描述的实施例仅仅是示例性的。因此，不应基于所描述的实施例来限制本文描述的装置和方法。
【权利要求】
1.一种半导体装置，所述半导体装置包括包含有多个通孔的芯片，所述半导体装置包括: 测试电压输入单元，所述测试电压输入单元被配置成将测试电压施加到所述多个通孔中的一个；以及 测试结果接收单元，所述测试结果接收单元被配置成接收从所述多个通孔中的一个或更多个中输出的输出信号。
2.如权利要求1所述的半导体装置，其中，施加有所述测试电压的通孔与输出所述输出信号的通孔不同。
3.如权利要求1所述的半导体装置，其中，施加有所述测试电压的通孔被设置在输出所述输出信号的通孔的附近。
4.如权利要求1所述的半导体装置，其中，所述测试电压输入单元包括: 上移位部，所述上移位部被配置成响应于输入控制信号而产生用于选择所述多个通孔中的一个或更多个通孔的输入选择信号；以及 测试电压施加部，所述测试电压施加部被配置成响应于所述输入选择信号而将所述测试电压施加到所述一个或更多个通孔。
5.如权利要求1所述的半导体装置，其中，所述测试结果接收单元包括: 下移位部，所述下移位部被配置成响应于输出控制信号，而产生用于选择所述多个通孔中的一个或更多个通孔的输出选择信号；以及` 输出部，所述输出部被配置响应于所述输出选择信号，而提供具有从所述多个通孔中的一个或更多个通孔中输出的输出信号的测试焊盘。
6.一种半导体装置，包括: 上芯片和下芯片，所述上芯片和下芯片采用垂直的方式层叠， 其中，所述上芯片和下芯片分别包括互相电连接的多个通孔； 上芯片测试电压输入单元，所述上芯片测试电压输入单元被配置成将测试电压施加到所述上芯片的通孔中的特定通孔；以及 下芯片测试结果接收单元，所述下芯片测试结果接收单元被配置成接收从与所述下芯片的通孔相邻的通孔中输出的输出信号，所述下芯片的通孔与所述特定通孔电连接。
7.如权利要求6所述的半导体装置，其中，所述下芯片测试结果接收单元顺序接收从所述相邻的通孔中输出的输出信号。
8.如权利要求6所述的半导体装置，其中，所述上芯片测试电压输入单元包括: 第一上移位部，所述第一上移位部被配置成响应于输入控制信号而产生用于选择所述上芯片的多个通孔中的一个或更多个通孔的输入选择信号；以及 第一测试电压施加部，所述第一测试电压施加部被配置成响应于所述输入选择信号而将所述测试电压施加到所述一个或更多个通孔。
9.如权利要求6所述的半导体装置，其中，所述下芯片测试结果接收单元包括: 第一下移位部，所述第一下移位部被配置响应于输出控制信号而产生用于选择所述下芯片的多个通孔中的一个或更多个通孔的输出选择信号；以及 第一输出部，所述第一输出部被配置响应于所述输出选择信号而提供具有经由所述一个或更多个通孔输出的输出信号的测试焊盘。
10.如权利要求9所述的半导体装置，其中，所述第一下移位部产生所述输出选择信号，以便以预定时间间隔来顺序选择所述邻近的通孔。
11.如权利要求6所述的半导体装置，还包括上芯片测试结果接收单元，所述上芯片测试结果接收单元被配置成接收从所述上芯片的多个通孔中的一个通孔输出的输出信号。
12.如权利要求11所述的半导体装置，其中，所述上芯片测试结果接收单元包括: 第二下移位部，所述第二下移位部被配置成响应于输出控制信号而产生用于选择所述多个通孔中的一个或更多个通孔的输出选择信号；以及 第二输出部，所述第二输出部被配置成提供具有经由所述一个或更多个通孔输出的输出信号的测试焊盘。
13.如权利要求6所述的半导体装置，还包括下芯片测试电压输入单元，所述下芯片测试电压输入单元被配置成将所述测试电压施加到所述下芯片多个通孔中的一个通孔。
14.如权利要求13所述的半导体装置，其中，所述下芯片测试电压输入单元包括: 第二上移位部，所述第二上移位部被配置成响应于输入控制信号而产生用于选择所述多个通孔中的一个或多个通孔的输入选择信号；以及 第二测试电压施加部，所述第二测试电压施加部被配置响应于所述输入选择信号而将所述测试电压施加到所述一个或更多个通孔。
15.一种半导体装置的测试方法，所述半导体装置包括上芯片的第一通孔、与所述第一通孔电连接的下芯片的第二通孔，以及设置在所述下芯片中的所述第二通孔附近的多个相邻的通孔，所述方法包括以下步骤: 将测试电压输出到所述上芯片的第一通孔；以及 监控经由所述下芯片的所述多个相邻的通孔输出的输出信号。
16.如权利要求15所述的方法，其中，监控的步骤还包括:提供顺序经由所述多个相邻的通孔输出的输出信号的测试焊盘的步骤。
17.如权利要求6所述的方法，还包括:将提供到所述测试焊盘的输出信号与参考信号进行比较并产生测试结果的步骤。
【文档编号】H01L23/544GK103681623SQ201310063944
【公开日】2014年3月26日 申请日期:2013年2月28日 优先权日:2012年8月29日
【发明者】郑椿锡, 朴起德 申请人:爱思开海力士有限公司