半导体器件和包括半导体器件的半导体封装件的制作方法

本申请要求于2015年11月10日在韩国知识产权局提交的韩国专利申请No.10-2015-0157439的优先权和利益，该申请的公开以引用方式并入本文中。

技术领域

本发明构思涉及一种半导体器件和包括半导体器件的半导体封装件。更具体地说，本发明构思涉及一种包括再分布层的半导体器件和一种包括该半导体器件的半导体封装件。

背景技术：

半导体封装件可包括能够存储大量数据并在短时间内处理该数据的半导体器件。这种器件可包括用于存储和/或处理数据的电路单元和用于将数据从“外部”(也就是说，电路单元以外)输入至电路或者将数据从电路单元输出至外部的芯片焊盘。

为了改变布置在半导体器件的特定位置的焊盘的位置(也就是说，改变焊盘通过其连接至外部的位置)，一些半导体器件包括连接至芯片焊盘的一个或多个再分布层。

例如，当焊盘布置在半导体器件的顶表面的区中时，电连接点(电路单元通过焊盘与导线或凸块连接的点)可通过电连接至芯片焊盘的再分布层改变至半导体器件的顶表面的其它区。例如，可采用所述再分布以减轻电路的一个区域中的拥挤，或者通常为了便于焊盘的布置。

当在将外部与半导体器件电连接的再分布层中出现诸如短路的缺陷时，在半导体器件中也会出现缺陷，并且甚至在包括该半导体器件的半导体封装件中也会出现缺陷。

因此，对于半导体器件或者电路单元与外部之间的电连接的可靠性来说，再分布层的可靠性是关键性的。

技术实现要素：

本发明构思的各方面提供了一种具有改进的可靠性的半导体器件和包括该半导体器件的半导体封装件。

本发明构思的各方面提供了一种能够稳定地保持与外部的电连接的半导体器件，以及一种包括该半导体器件的半导体封装件。

本发明构思的各方面提供了一种即使在再分布层中出现缺陷时也能够稳定地保持与外部的电连接的半导体器件，以及一种包括该半导体器件的半导体封装件。

本发明构思的各方面提供了一种半导体器件，该半导体器件包括：半导体芯片主体，其包括顶表面上的第一芯片焊盘；钝化膜，其布置在半导体芯片主体上；以及第一再分布层，其布置在钝化膜与半导体芯片主体之间，以暴露出至少部分地与第一芯片焊盘重叠的第一芯片中心焊盘区、连接至第一芯片中心焊盘区的第一再分布中心焊盘区以及通过钝化膜与第一再分布中心焊盘区间隔开的第一边缘焊盘区，其中，第一芯片中心焊盘区的顶表面和第一再分布中心焊盘区的顶表面不布置在相同平面上。

在一些示例实施例中，第一再分布中心焊盘区和第一芯片中心焊盘区彼此连接，以具有彼此连续的轮廓。

在一些示例实施例中，第一再分布中心焊盘区的顶表面和第一芯片中心焊盘区的底表面呈彼此共享第一侧边的矩形形式。

在一些示例实施例中，半导体器件还包括：绝缘膜，其布置在第一再分布中心焊盘区与半导体芯片主体之间，其中，通过绝缘膜将第一芯片焊盘的顶表面暴露出来。

在一些示例实施例中，第一芯片中心焊盘区包括第一中心区和将第一中心区与第一再分布中心焊盘区连接的第一外围区，并且第一中心区的顶表面和第一再分布中心焊盘区的顶表面不布置在相同平面上。

在一些示例实施例中，第一再分布中心焊盘区的顶表面的面积大于第一中心区的顶表面的面积。

在一些示例实施例中，半导体芯片主体包括中心区、邻近于半导体芯片主体的边缘的第一边缘区以及将中心区与第一边缘区连接的第一再分布区，第一芯片中心焊盘区和第一再分布中心焊盘区布置在中心区中，并且第一边缘焊盘区布置在第一边缘区中。

在一些示例实施例中，第一再分布中心焊盘区布置在第一芯片中心焊盘区与第一边缘焊盘区之间。

在一些示例实施例中，第一芯片中心焊盘区布置在第一再分布中心焊盘区与第一边缘焊盘区之间。

在一些示例实施例中，第一再分布层沿着第一方向在半导体芯片主体上延伸，并且第一再分布中心焊盘区还包括在第一芯片中心焊盘区周围沿着第一方向布置的第一子中心焊盘区和第二子中心焊盘区。

本发明构思的各方面提供了一种半导体器件，该半导体器件包括：半导体芯片主体，其包括第一芯片焊盘；绝缘膜，其布置在半导体芯片主体上，具有开口以暴露出第一芯片焊盘的顶表面；第一再分布层，其在第一方向上在第一芯片焊盘的顶表面上延伸；以及钝化层，其布置在第一再分布层上，具有开口以暴露出与第一芯片焊盘重叠的第一再分布层的第一芯片中心焊盘区、连接至第一芯片中心焊盘区并且布置在绝缘膜上的第一再分布层的第一再分布中心焊盘区以及邻近于半导体芯片主体的边缘的第一再分布层的第一边缘焊盘区，其中，第一芯片中心焊盘区包括第一中心区和将第一中心区与第一再分布中心焊盘区连接的第一外围区，并且第一中心区的顶表面和第一再分布中心焊盘区的顶表面不布置在相同平面上，并且第一再分布中心焊盘区的顶表面的面积大于第一中心区的顶表面的面积。

在一些示例实施例中，第一再分布中心焊盘区和第一芯片中心焊盘区彼此连接，以具有彼此连续的轮廓。

在一些示例实施例中，半导体芯片主体包括中心区、邻近于半导体芯片主体的边缘的第一边缘区以及将中心区与第一边缘区连接的第一再分布区，第一芯片中心焊盘区和第一再分布中心焊盘区布置在中心区中，并且第一边缘焊盘区布置在第一边缘区中。

本发明构思的各方面提供了一种半导体封装件，所述半导体封装件包括：封装件衬底，其包括顶表面上的第一顶部焊盘；以及半导体芯片，其布置在封装件衬底上，其中,半导体芯片包括：半导体芯片主体，其包括顶表面上的第一芯片焊盘；钝化膜，其布置在半导体芯片主体上；以及第一再分布层，其布置在钝化膜与半导体芯片主体之间，并且钝化膜中的开口暴露出至少部分地与第一芯片焊盘重叠的第一芯片中心焊盘区、连接至第一芯片中心焊盘区的第一再分布中心焊盘区以及通过钝化膜与第一再分布中心焊盘区间隔开的第一边缘焊盘区，并且第一芯片中心焊盘区的顶表面和第一再分布中心焊盘区的顶表面不布置在相同平面上。

在一些示例实施例中，所述半导体封装件还包括：将第一顶部焊盘与第一再分布中心焊盘区电连接的导线。

在一些示例实施例中，所述半导体封装件还包括：布置在第一再分布中心焊盘区上的第一倒装焊盘；以及布置在第一倒装焊盘与第一顶部焊盘之间的第一凸块。

在一些示例实施例中，第一再分布中心焊盘区和第一芯片中心焊盘区彼此连接，以具有彼此连续的轮廓。

在一些示例实施例中，所述半导体封装件还包括：绝缘膜，其布置在第一再分布中心焊盘区与半导体芯片主体之间，其中，通过绝缘膜将第一芯片焊盘的顶表面暴露出来。

在一些示例实施例中，第一芯片中心焊盘区包括第一中心区以及将第一中心区与第一再分布中心焊盘区连接的第一外围区，并且第一中心区的顶表面和第一再分布中心焊盘区的顶表面不布置在相同平面上。

在一些示例实施例中，第一再分布中心焊盘区的顶表面的面积大于第一中心区的顶表面的面积。

在示例实施例中，一种半导体器件包括：半导体芯片主体，其包括顶表面上的芯片焊盘；半导体芯片主体的顶表面上的绝缘膜，其图案化为使芯片焊盘的至少一部分暴露出来；绝缘膜上的再分布层，其接触通过图案化的绝缘膜暴露的芯片焊盘的至少一部分，以形成芯片焊盘区；以及再分布层上的钝化层，其图案化为使芯片焊盘区的至少一部分暴露出来，并且使邻近芯片焊盘区的再分布层的一部分暴露出来，从而形成辅助焊盘区。

在示例实施例中，一种半导体器件包括：半导体芯片主体，其包括顶表面上的芯片焊盘；半导体芯片主体的顶表面上的绝缘膜，其图案化为使芯片焊盘的至少一部分暴露出来；绝缘膜上的再分布层，其接触通过图案化的绝缘膜暴露的芯片焊盘的至少一部分，以形成芯片焊盘区；以及再分布层上的钝化层，其图案化为使芯片焊盘区的至少一部分暴露出来，并且使邻近芯片焊盘区的再分布层的一部分暴露出来，从而形成辅助焊盘区和电连接至辅助焊盘区的导线。

在示例实施例中，一种半导体器件包括：半导体芯片主体，其包括顶表面上的芯片焊盘；半导体芯片主体的顶表面上的绝缘膜，其图案化为使芯片焊盘的至少一部分暴露出来；绝缘膜上的再分布层，其接触通过图案化的绝缘膜暴露的芯片焊盘的至少一部分，以形成芯片焊盘区；以及再分布层上的钝化层，其图案化为使芯片焊盘区的至少一部分暴露出来，并且使邻近芯片焊盘区的再分布层的一部分暴露出来，从而形成辅助焊盘区和布置在辅助焊盘区上的倒装焊盘。

在示例实施例中，一种半导体器件包括：半导体芯片主体，其包括顶表面上的芯片焊盘；半导体芯片主体的顶表面上的绝缘膜，其图案化为使芯片焊盘的至少一部分暴露出来；绝缘膜上的再分布层，其接触通过图案化的绝缘膜暴露的芯片焊盘的至少一部分，以形成芯片焊盘区；以及再分布层上的钝化层，其图案化为使芯片焊盘区的至少一部分暴露出来，并且使邻近芯片焊盘区的再分布层的一部分暴露出来，从而形成辅助焊盘区，其中，辅助焊盘区的暴露的面积大于芯片焊盘区的面积。

在示例实施例中，一种半导体器件包括：半导体芯片主体，其包括顶表面上的芯片焊盘；半导体芯片主体的顶表面上的绝缘膜，其图案化为使芯片焊盘的至少一部分暴露出来；绝缘膜上的再分布层，其接触通过图案化的绝缘膜暴露的芯片焊盘的至少一部分，以形成芯片焊盘区；以及再分布层上的钝化层，其图案化为使芯片焊盘区的至少一部分暴露出来，并且使邻近芯片焊盘区的再分布层的一部分暴露出来，从而形成辅助焊盘区，其中，芯片焊盘区位于通过绝缘层中的开口所形成的凹陷中，并且芯片焊盘区的顶表面和底表面处于比位于绝缘层顶上的再分布层的对应顶表面和底表面更低的水平；并且辅助芯片焊盘区与再分布层位于相同水平，辅助芯片焊盘区的顶表面和底表面处于与再分布层的对应顶表面和底表面相同的水平。

附图说明

通过参照附图详细描述本发明构思的示例性实施例，本发明构思的以上和其它方面和特征将变得更加清楚，其中：

图1是用于描述根据本发明构思的一些示例实施例的半导体器件的平面图；

图2是沿着图1的线A1-A1截取的剖视图；

图3是图1的点线区‘a’的放大平面图；

图4是用于示出根据本发明构思的一些示例实施例的半导体器件的平面图；

图5是沿着图4的线A2-A2截取的剖视图；

图6是用于示出根据本发明的一些示例实施例的半导体器件的平面图；

图7是沿着图6的线A3-A3截取的剖视图；

图8是用于示出根据本发明的一些示例实施例的半导体器件的平面图；

图9是沿着图8的线A4-A4截取的剖视图；

图10是图8的点线区‘b’的放大平面图；

图11是用于示出根据本发明的一些示例实施例的半导体器件的平面图；

图12是沿着图11的线A5-A5截取的剖视图；

图13是用于示出根据本发明的一些示例实施例的半导体器件的平面图；

图14是沿着图13的线A6-A6截取的剖视图；

图15是用于示出根据本发明的一些示例实施例的半导体封装件的平面图；

图16是沿着图15的线B-B截取的剖视图；

图17是用于示出根据本发明的一些示例实施例的半导体封装件的剖视图；

图18是用于示出根据本发明的一些示例实施例的半导体封装件的剖视图；

图19是图18的点线区‘c’的放大剖视图；

图20是用于示出根据本发明的一些示例实施例的半导体封装件的剖视图；

图21是包括根据本发明的一些示例实施例的半导体器件和半导体封装件的电子系统的框图；以及

图22是可向其应用根据本发明的一些示例实施例的半导体器件和半导体封装件的示例性半导体系统。

具体实施方式

通过参照以下示例实施例的详细描述和附图，可更加容易地理解本发明构思及其实现方法的优点和特征。然而，本发明构思可以许多不同形式实现，并且不应理解为限于本文阐述的示例实施例。相反，提供这些实施例以使得本公开将是彻底和完整的，并且将把本公开的概念完全传递给本领域技术人员，并且本发明构思将仅由权利要求限定。在附图中，为了清楚起见，夸大了层和区的厚度。

应该理解，当一个元件或层被称作“连接至”或“结合至”另一元件或层时，所述一个元件或层可直接连接至或结合至所述另一元件或层，或者可存在中间元件或层。相反，当一个元件被称作“直接连接”或“直接结合”至另一元件或层时，则不存在中间元件或层。相同的附图标记始终指代相同的元件。如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。

还应该理解，当一层被称作“位于”另一层或衬底“上”时，所述一层可直接位于所述另一层或衬底上，或者也可存在中间层。相反，当一个元件被称作“直接位于”另一元件“上”时，则不存在中间元件。

应该理解，虽然本文中可使用术语第一、第二等来描述多个元件，但是这些元件不应被这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，例如，下面讨论的第一元件、第一组件或第一部分可被称作第二元件、第二组件或第二部分，而不脱离本发明构思的教导。

应该理解，除非本文中另外指明或通过上下文清楚地相反定义，否则术语“一”、“一个”和“该”以及在描述本发明构思的上下文(尤其是在权利要求的上下文)中使用的相似指示词要被解释为包括单数和复数两种形式。除非另外指明，否则术语“包括”、“具有”、“含有”应该被理解为是开放性术语(即，意指“包括，但不限于”)。

除非另外限定，否则本文中使用的所有技术术语和科学术语具有与本发明构思所属领域的普通技术人员之一通常理解的含义相同的含义。应该理解，除非指明不是这样，否则本文提供的任何和所有示例或示例性术语仅旨在更好地示出本发明构思，而非限制本发明构思的范围。另外，除非另外定义，否则在通用词典中定义的所有术语不应该被过度解释。

下文中，将通过多个示例描述根据本发明构思的原理的半导体器件和包括半导体器件的半导体封装件。

在根据本发明构思的原理的示例实施例中，半导体封装件可包括辅助焊盘，其可被采用以例如用于键合(诸如引线键合或凸块键合)以将电信号运送至“外部”(也就是说，芯片以外)，或者用于测试探测。

在示例实施例中，再分布层通过绝缘层中的开口与半导体器件或者芯片上的芯片焊盘接触。钝化层在再分布层上方被图案化，使再分布层覆盖芯片焊盘的那部分暴露出来以形成芯片焊盘区和邻近的辅助焊盘区。因为芯片焊盘区位于通过绝缘层中的开口所形成的凹陷中，所以芯片焊盘区的顶表面和底表面处于比位于绝缘层顶上的再分布层的对应顶表面和底表面更低的水平。但是，辅助芯片焊盘区与再分布层位于相同的水平，辅助芯片焊盘区的顶表面和底表面处于与再分布层的对应顶表面和底表面相同的水平。另外，辅助芯片焊盘区和与其邻近的芯片焊盘相比可具有更大的暴露表面积。

将参照图1至图3描述根据本发明构思的原理的根据一些示例实施例的半导体器件。

图1是用于描述根据本发明构思的原理的半导体器件的示例实施例的平面图。图2是沿着图1的线A1-A1截取的剖视图。图3是图1的点线区‘a’的放大平面图。

参照图1至图3，半导体器件1包括半导体芯片主体60、绝缘膜70、钝化膜80、第一再分布层90a和第二再分布层90b。

半导体芯片主体60可包括集成电路元件。例如，集成电路元件可包括存储器元件或者逻辑器件(例如，处理器)。半导体芯片主体60可包括各种内部电路图案和内部布线，并且可通过内部布线将第一芯片焊盘50a和第二芯片焊盘50b与内部电路图案电连接。

半导体芯片主体60可利用层间绝缘膜(其包括氧化物、氮化物和氧氮化物中的至少一个)容纳内部电路图案和内部布线。而且，可使用低介电常数材料作为层间绝缘膜来降低内部布线之间的耦合效应，并且层间绝缘膜可由例如可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、未掺杂的石英玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强的正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、高密度等离子体(HDP)、等离子体增强的氧化物(PEOX)、可流动CVD(FCVD)或它们的组合制成。

在根据本发明构思的原理的示例性实施例中，半导体芯片主体60可分为第一边缘区EA1、第一再分布区RA1、中心区CA、第二再分布区RA2和第二边缘区EA2。

也就是说，参照图1，例如，半导体芯片主体60包括邻近于半导体芯片主体60的一个边缘侧表面的第一边缘区EA1以及邻近于面对所述一个边缘侧表面的另一边缘侧表面的第二边缘区EA2。第一再分布区RA1可布置在半导体芯片主体60的中心区CA与第一边缘区EA1之间，第二再分布区RA2可布置在中心区CA与第二边缘区EA2之间。

在该示例实施例中，当从顶部观看半导体芯片主体60时，如图1所示，虽然将半导体芯片主体60示为矩形，但是本发明构思不限于此。

因此，即使当半导体芯片主体60的形状为圆形、椭圆或另一类型的多边形时，只要如上所述，半导体芯片主体60包括边缘，就可将半导体芯片主体60分为第一边缘区EA1、第一再分布区RA1、中心区CA、第二再分布区RA2和第二边缘区EA2。

第一芯片焊盘50a和第二芯片焊盘50b布置在半导体芯片主体60的顶表面上。

可将第一芯片焊盘50a和第二芯片焊盘50b布置在中心区CA中。然而，上述排列方式是用于解释该实施例的示例，并且本发明构思不限于此。因此，可将第一芯片焊盘50a和第二芯片焊盘50b布置在除中心区CA以外的诸如第一边缘区EA1、第一再分布区RA1、第二再分布区RA2和第二边缘区EA2的任何区中。

虽然第一芯片焊盘50a和第二芯片焊盘50b插入半导体芯片主体60中并且它们的顶表面在图2中示为暴露形式，但是第一芯片焊盘50a和第二芯片焊盘50b在半导体芯片主体60上的排列方式不限于此。因此，例如，第一芯片焊盘50a和第二芯片焊盘50b可为朝着半导体芯片主体60的顶表面突出的形状。

例如，第一芯片焊盘50a和第二芯片焊盘50b可由含导电材料的铝形成。

可在半导体芯片主体60上布置暴露出第一芯片焊盘50a和第二芯片焊盘50b(也就是说，使第一芯片焊盘50a和第二芯片焊盘50b暴露出来)的绝缘膜70。

绝缘膜70可布置为遍及第一边缘区EA1、第一再分布区RA1、中心区CA、第二再分布区RA2和第二边缘区EA2。

绝缘膜70可暴露出第一芯片焊盘50a和第二芯片焊盘50b中的每一个的顶表面(也就是说，使第一芯片焊盘50a和第二芯片焊盘50b中的每一个的顶表面暴露出来)。也就是说，可通过绝缘膜70限定第一芯片焊盘50a和第二芯片焊盘50b的暴露区。

绝缘膜70可包含氧化物、氮化物和氧氮化物中的至少一个，或者可由可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、未掺杂的石英玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强的正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、高密度等离子体(HDP)、等离子体增强的氧化物(PEOX)、可流动CVD(FCVD)或它们的组合制成。虽然将绝缘膜70示为单层，但是本发明构思不限于此。

可利用绝缘膜70保护半导体芯片主体60，从而阻挡半导体芯片主体60与布置在半导体芯片主体60上的第一再分布层90a和第二再分布层90b之间的电干扰。

第一再分布层90a和第二再分布层90b布置在绝缘膜70上。

第一再分布层90a和第二再分布层90b可沿着第一方向X延伸。如果可布置多个第一再分布层90a和多个第二再分布层90b，则所述多个第一再分布层90a和所述多个第二再分布层90b中的每一个可沿着第二方向Y彼此并排布置。

因为第一再分布层90a和第二再分布层90b用作形成电连接的互连部分，所以它们由电导率高的材料形成。例如，第一再分布层90a和第二再分布层90b可包含钛(Ti)、铜(Cu)和镍(Ni)。在一些示例实施例中，第一再分布层90a和第二再分布层90b可由薄膜形成，在所述薄膜上沉积有多种金属以确保卓越的电导率、粘合特性、保护特性等。

第一再分布层90a可包括第一芯片中心焊盘区40a、第一再分布中心焊盘区30a、第一连接区20a和第一边缘焊盘区10a，第二再分布层90b可包括第二芯片中心焊盘区40b、第二再分布中心焊盘区30b、第二连接区20b和第二边缘焊盘区10b。

第一芯片中心焊盘区40a和第二芯片中心焊盘区40b是用于以仪表方式读出半导体器件1的缺陷的区。因此，即使在后面的处理中，第一芯片中心焊盘区40a和第二芯片中心焊盘区40b的顶表面也保持用于以仪表方式读出的敞开状态(也就是说，使它们暴露以用于测试探测)。

在该示例实施例中，参照图1，在该示例实施例中芯片中心焊盘区分为第一芯片中心焊盘区40a和第二芯片中心焊盘区40b，再分布中心焊盘区分为第一再分布中心焊盘区30a和第二再分布中心焊盘区30b，连接区分为第一连接区20a和第二连接区20b，并且边缘焊盘区分为第一边缘焊盘区10a和第二边缘焊盘区10b。这是以划分方式示出每一个组成元件的示例，但并不意味着组成元件由不同材料或形式形成。

在该示例实施例中，虽然示出了六个第一再分布层90a和六个第二再分布层90b中的每一个布置在半导体芯片主体60上，但是本发明构思不限于此。

也就是说，可根据包括在半导体芯片主体60中的芯片焊盘的数量和用户的需求而不同地确定布置在半导体芯片主体60上的第一再分布层90a和第二再分布层90b的数量。

在示例实施例中，第一再分布层90a可沿着第一方向X延伸穿过中心区CA、第一再分布区RA1和第一边缘区EA1。第二再分布层90b可沿着第一方向X延伸穿过中心区CA、第二再分布区RA2和第二边缘区EA2。也就是说，第一再分布层90a和第二再分布层90b可从中心区CA在彼此相反的方向上延伸。然而，本发明构思不限于此。

第一再分布层90a可电连接至中心区CA中的第一芯片焊盘50a。在示例实施例中，第一再分布层90a可与其顶表面通过中心区CA中的绝缘膜70暴露出来的第一芯片焊盘50a直接接触，并且可电连接至第一芯片焊盘50a。然而，示例实施例不限于此，并且例如，可在第一再分布层90a与第一芯片焊盘50a之间布置额外的金属层。

在第一再分布层90a和第二再分布层90b上形成钝化膜80。

钝化膜80可暴露出第一再分布层90a和第二再分布层90b的对应部分区，以限定第一芯片中心焊盘区40a和第二芯片中心焊盘区40b、第一再分布中心焊盘区30a和第二再分布中心焊盘区30b以及第一边缘焊盘区10a和第二边缘焊盘区10b。

在示例实施例中，第一再分布层90a与第一芯片焊盘50a的暴露的顶表面之间的重叠区可为第一芯片中心焊盘区40a。第一芯片中心焊盘区40a可包括第一中心区42a和第一外围区41a。第一外围区41a可围绕或包围第一中心区42a的至少一部分。

在示例实施例中，第一中心区42a平行于第一芯片焊盘50a(也就是说，第一中心区42a的顶表面和底表面平行于第一芯片焊盘50a的顶表面)，并且可包括平坦顶表面，并且第一外围区41a可包括倾斜侧表面。

第一再分布层90a的通过第一外围区41a连接至第一芯片中心焊盘区40a并且布置在绝缘膜70上的区可为第一再分布中心焊盘区30a。也就是说，第一再分布中心焊盘区30a布置在绝缘膜70上，并且与第一芯片中心焊盘区40a不同的是，第一再分布中心焊盘区30a可具有与第一中心区42a不同的台阶。第一外围区41a可包括由于所述台阶导致的倾斜侧表面。

也就是说，第一芯片中心焊盘区40a的顶表面和第一再分布中心焊盘区30a的顶表面可不布置在相同的平面上。在示例实施例中，第一芯片中心焊盘区40a的顶表面表示第一外围区41a的顶表面和第一中心区42a的顶表面全部。另外，表述“不布置在相同平面上”表示这样的事实，即，在该示例实施例中，第一再分布中心焊盘区30a的顶表面与第一芯片中心焊盘区40a的第一中心区42a的顶表面并排但处于不同的水平。

虽然第一外围区41a的侧壁示为具有特定斜率，但是本发明构思不限于此。例如，第一外围区41a可包括与第一中心区42a的顶表面或第一再分布中心焊盘区30a的顶表面垂直的侧壁。

从第一芯片中心焊盘区40a和/或第一中心区42a的顶表面观看的形式可为对应于第一芯片焊盘50a的形式。也就是说，当第一芯片焊盘50a的形式为矩形形式时，第一芯片中心焊盘区40a和/或第一中心区42a的形式可为对应于第一芯片焊盘50a的形式的矩形形式。因此，第一芯片中心焊盘区40a可确保与第一芯片焊盘50a的最大接触面积。

在示例实施例中，钝化膜80可由诸如光敏聚酰亚胺(PSPI)、苯并环丁烯(BCB)和环氧树脂的聚合物材料形成。

再参照图2，第一再分布中心焊盘区30a平行于第一芯片焊盘50a(也就是说，中心焊盘区30a的顶表面和底表面可平行于第一芯片焊盘50a的顶表面和底表面)。第一再分布中心焊盘区30a可包括平坦顶表面，并且该顶表面可具有第一长度a1，而第一中心区42a的顶表面可具有第二长度a2。

在示例实施例中，第一长度a1大于第二长度a2。也就是说，钝化膜80中的开口可将第一再分布中心焊盘区30a暴露出来，以使得第一长度a1大于第二长度a2。

在本公开的一些示例实施例中，第一再分布中心焊盘区30a可为用于对半导体进行封装的引线键合区或者倒装键合区。因为第一长度a1大于第二长度a2，所以与第一芯片中心焊盘区40a相比，第一再分布中心焊盘区30a可提供允许更稳定的键合的键合区。在根据本发明构思的原理的示例实施例中，因为可利用第一再分布中心焊盘区30a的更大的表面积稳定地保持半导体器件1与外部之间的电连接，所以可提高半导体器件1和包括半导体器件1的半导体封装件的可靠性。

第一再分布层90a可包括第一连接区20a，其连接至第一再分布中心焊盘区30a并且布置在钝化膜80与绝缘膜70之间。第一连接区20a可布置在第一再分布区RA1中。第一连接区20a可将第一再分布中心焊盘区30a和第一边缘焊盘区10a电连接。

第一再分布层90a可包括具有暴露于钝化膜80(也就是说，通过钝化膜80暴露)的顶表面的第一边缘焊盘区10a。第一边缘焊盘区10a可布置在第一边缘区EA1中。

第一边缘焊盘区10a可为，例如，用于对半导体进行封装的引线键合区或倒装键合区。与示出的构造不同的是，可将额外的金属层布置在第一边缘焊盘区10a上，以形成引线键合或者倒装键合。

第二再分布层90b与第二芯片焊盘50b的暴露的顶表面之间的重叠区可为第二芯片中心焊盘区40b。第二芯片中心焊盘区40b可包括第二中心区42b和第二外围区41b。第二外围区41b可采取围绕第二中心区42b的至少一部分的形式。

第二中心区42b平行于第二芯片焊盘50b(也就是说，第二中心区42b的顶表面和底表面可平行于第二芯片焊盘50b的顶表面和底表面)。在示例实施例中，第二中心区42b可包括平坦顶表面，并且第二外围区41b可包括倾斜侧表面。

第二再分布层90b的通过第二外围区41b连接至第二芯片中心焊盘区40b并且布置在绝缘膜70上的区可为第二再分布中心焊盘区30b。也就是说，第二再分布中心焊盘区30b布置在绝缘膜70上。与第二芯片中心焊盘区40b不同的是，第二再分布中心焊盘区30b可具有与第二中心区42b不同的台阶。也就是说，第二中心焊盘区40b的第二外围区41b可包括由于第二中心区42b和第二再分布中心焊盘区30b的水平高度之间的台阶导致的倾斜侧表面，所述台阶的成因在于，第二再分布中心焊盘区30b布置在绝缘膜70上而第二中心区42b没有布置在绝缘膜70上。

也就是说，第二芯片中心焊盘区40b的顶表面和第二再分布中心焊盘区30b的顶表面可不布置在相同的平面上。在示例实施例中，第二芯片中心焊盘区40b的顶表面表示第二外围区41b的顶表面和第二中心区42b的顶表面全部。另外，表述“不布置在相同平面上”表示这样的事实，即，在该示例实施例中，第二再分布中心焊盘区30b的顶表面与第二芯片中心焊盘区40b的第二中心区42b的顶表面并排但处于不同的水平。

虽然第二外围区41b的侧壁示为具有特定斜率，但是本发明构思不限于此。例如，第二外围区41b可包括与第二中心区42b的顶表面或第二再分布中心焊盘区30b的顶表面垂直的侧壁。

从第二芯片中心焊盘区40b和/或第二中心区42b的顶表面观看的形式可为对应于第二芯片焊盘50b的形式。也就是说，当第二芯片焊盘50b的形式为矩形形式时，第二芯片中心焊盘区40b和/或第二中心区42b的形式可为对应于第二芯片焊盘50b的形式的矩形形式。因此，第二芯片中心焊盘区40b可确保与第二芯片焊盘50b的最大接触面积。

第二再分布中心焊盘区30b平行于第二芯片焊盘50b，并且可包括平坦顶表面。如关于第一再分布中心焊盘区30a的讨论中的描述，第二再分布中心焊盘区30b的顶表面可具有第一长度a1，而第二中心区42b的顶表面可具有第二长度a2。

在示例实施例中，第一长度a1可大于第二长度a2。也就是说，钝化膜80中的开口可将第二再分布中心焊盘区30b暴露出来，以使得第一长度a1大于第二长度a2。

在本公开的一些示例实施例中，第二再分布中心焊盘区30b可为用于对半导体进行封装的引线键合区或者倒装键合区。因为第一长度a1大于第二长度a2，所以与第二芯片中心焊盘区40b相比，第二再分布中心焊盘区30b可确保允许更稳定的键合的键合区。在根据本发明构思的原理的示例实施例中，因为可利用第二再分布中心焊盘区30b的更大的表面积或者至少更长的键合焊盘区稳定地保持半导体器件1与外部之间的电连接，所以可提高半导体器件1和包括半导体器件1的半导体封装件的可靠性。

第二再分布层90b可包括第二连接区20b，其连接至第二再分布中心焊盘区30b并且布置在钝化膜80与绝缘膜70之间。第二连接区20b可布置在第二再分布区RA2中。第二连接区20b可将第二再分布中心焊盘区30b和第二边缘焊盘区10b电连接。

第二再分布层90b可包括具有暴露于钝化膜80(也就是说，通过钝化膜80暴露)的顶表面的第二边缘焊盘区10b。第二边缘焊盘区10b可布置在第二边缘区EA2中。

第一边缘焊盘区10b可为，例如，用于对半导体进行封装的引线键合区或倒装键合区。与示出的构造不同的是，可将额外的金属层布置在第二边缘焊盘区10b上，以形成引线键合或者倒装键合。

虽然第一再分布层90a和第二再分布层90b在该实施例中示为对称地布置，但是本发明构思不限于此。例如，也可以仅将第一再分布层90a布置在半导体芯片主体60上。另外，虽然第一再分布层90a和第二再分布层90b中的每一个在该实施例中示为包括第一再分布中心焊盘区30a和第二再分布中心焊盘区30b中的每一个，但是本发明构思不限于此。因此，第二再分布层90b可不包括第二再分布中心焊盘区30b。

如上所述，第一再分布中心焊盘区30a连接至第一芯片中心焊盘区40a，并且第二再分布中心焊盘区30b连接至第二芯片中心焊盘区40b。

具体地说，再参照图3，当从顶表面观看的第一再分布中心焊盘区30a和第一芯片中心焊盘区40a中的每一个的形式为矩形形式时，矩形形式可彼此共享第一侧边L1。也就是说，在第一再分布中心焊盘区30a和第一芯片中心焊盘区40a彼此毗邻的区中，第一再分布中心焊盘区30a和第一芯片中心焊盘区40a可具有彼此连续地连接的轮廓。

另外，第一再分布中心焊盘区30a可具有沿着第二方向Y的第一宽度W1和沿着第一方向X的第二宽度W2，第一芯片中心焊盘区40a可具有沿着第二方向Y的第一宽度W1和沿着第一方向X的第三宽度W3。应该记住，第一芯片中心焊盘区40a包括第一外围区41a和第一中心区42a，第二宽度W2可以等于或大于第三宽度W3，或可以不等于或大于第三宽度W3。

在图3的示例实施例中，在假设第一芯片焊盘50a的形状为矩形的情况下，作为示例示出了第一再分布中心焊盘区30a和第一芯片中心焊盘区40a的形状。第一再分布中心焊盘区30a的形状和第一芯片中心焊盘区40a的形状不限于示出的形状，而是可为其它多边形形状。

虽然在图3中未示出第二再分布中心焊盘区30b的形状和第二芯片中心焊盘区40b的形状，但是第一再分布中心焊盘区30a和第一芯片中心焊盘区40a的描述可类似地应用于分别与第一再分布中心焊盘区30a和第一芯片中心焊盘区40a中的每一个相对应的第二再分布中心焊盘区30b和第二芯片中心焊盘区40b。

已通过图1至图3描述了根据本发明构思的一些示例实施例的半导体器件1。因为根据该实施例的半导体器件1包括连接至第一芯片中心焊盘区40a和第二芯片中心焊盘区40b的第一再分布中心焊盘区30a和第二再分布中心焊盘区30b，所以即使在第一再分布层90a和第二再分布层90b由于在第一连接区20a和第二连接区20b中出现了诸如短路或开路的缺陷而断开的情况下，第一再分布中心焊盘区30a和第二再分布中心焊盘区30b也可用作用于对半导体进行封装和键合的键合区。

此外，如上所述，因为第一再分布中心焊盘区30a和第二再分布中心焊盘区30b包括比第一中心区42a和第二中心区42b更大的区，所以可形成和/或保持半导体的可靠封装和键合。

本发明构思不限于该示例，而是还可类似地应用于本公开的一些示例实施例。

接着，将参照图4和图5描述根据本公开的一些示例实施例的半导体器件。

图4是示出根据本发明构思的原理的根据一些示例实施例的半导体器件的平面图。图5是沿着图4的线A2-A2截取的剖视图。

除了第一再分布层的第一芯片中心焊盘区与第一再分布中心焊盘区不同以外，根据该实施例的半导体器件2与如图1至图3描述的半导体器件1基本相同。

因此，相同的附图标记指代相同的组成元件，并且这里将不重复相同组成元件的详细描述。

参照图4和图5，半导体器件2包括半导体芯片主体60、绝缘膜70、钝化膜80、第一再分布层90a和第二再分布层90b。

半导体芯片主体60可分为第一边缘区EA1、第一再分布区RA1、中心区CA、第二再分布区RA2和第二边缘区EA2。第一再分布层90a可包括第一芯片中心焊盘区40a、第一再分布中心焊盘区30a、第一连接区20a和第一边缘焊盘区10a。第二再分布层90b可包括第二芯片中心焊盘区40b、第二再分布中心焊盘区30b、第二连接区20b和第二边缘焊盘区10b。

在该示例实施例中，第一再分布层90a的第一芯片中心焊盘区40a可布置在第一再分布中心焊盘区30a与第一连接区20a之间，结果，在根据示例实施例的半导体器件2中，与通过图1至图3描述的半导体器件1相比，第一再分布中心焊盘区30a与第二再分布中心焊盘区30b之间的距离可相对较短。

在根据本发明构思的原理的半导体器件的示例实施例中，通过不同地修改第一再分布中心焊盘区30a与第一芯片中心焊盘区40a之间的排列方式和/或第二再分布中心焊盘区30b与第二芯片中心焊盘区40b之间的排列方式，可不同地修改第一再分布中心焊盘区30a与第二再分布中心焊盘区30b之间的距离。

将参照图6和图7描述根据本发明构思的原理的半导体器件的示例实施例。

图6是用于示出根据本发明构思的原理的半导体器件的示例实施例的平面图。图7是沿着图6的线A3-A3截取的剖视图。

根据该实施例的半导体器件3与通过图1至图3描述的半导体器件1基本相同，不同的是，第一再分布层和第二再分布层中的每一个包括多个再分布中心焊盘区。

相同的附图标记指代相同的组成元件，并且这里将不重复相同组成元件的详细描述。

参照图6和图7，半导体器件3包括半导体芯片主体60、绝缘膜70、钝化膜80、第一再分布层90a和第二再分布层90b。

半导体芯片主体60可分为第一边缘区EA1、第一再分布区RA1、中心区CA、第二再分布区RA2和第二边缘区EA2。第一再分布层90a可包括第一芯片中心焊盘区40a、第一再分布中心焊盘区30a、第一连接区20a和第一边缘焊盘区10a，第二再分布层90b可包括第二芯片中心焊盘区40b、第二再分布中心焊盘区30b、第二连接区20b和第二边缘焊盘区10b。

第一再分布中心焊盘区30a可包括第一子中心焊盘区30a1和第二子中心焊盘区30a2，第二再分布中心焊盘区30b可包括第三子中心焊盘区30b1和第四子中心焊盘区30b2。

第一子中心焊盘区30a1和第二子中心焊盘区30a2可在第一方向X上在第一芯片中心焊盘区40a周围并排布置。

第三子中心焊盘区30b1和第四子中心焊盘区30b2可在第一方向X上在第二芯片中心焊盘区40b周围并排布置。

第一子中心焊盘区30a1和第二子中心焊盘区30a2可为与第一芯片中心焊盘区40a连续的区。第三子中心焊盘区30b1和第四子中心焊盘区30b2可为与第二芯片中心焊盘区40b连续的区。

在该示例实施例中，包括在第一再分布中心焊盘区30a中的第一子中心焊盘区30a1和第二子中心焊盘区30a2中的每一个可与通过图1至图3描述的第一再分布中心焊盘区30a基本相同。也就是说，第一再分布层90a和第二再分布层90b中的每一个与包括多个图1至图3的第一再分布中心焊盘区30a和第二再分布中心焊盘区30b的那些再分布层基本相同。

在该示例实施例中，第一再分布中心焊盘区30a包括第一子中心焊盘区30a1和第二子中心焊盘区30a2，第二再分布中心焊盘区30b包括第三子中心焊盘区30b1和第四子中心焊盘区30b2，并且可广泛地确保用于对半导体进行封装和键合的有效的引线键合区或倒装键合区。

因此，可提高包括根据该实施例的半导体器件3的半导体封装件的可靠性。具体地说，如将在下面更加详细地描述的那样，就经倒装键合的半导体封装件而言，与其它类型的半导体封装件相比，可进一步提高可靠性。

将参照图8至图10描述根据本发明构思的半导体器件的示例实施例。

图8是用于示出根据本公开的一些示例实施例的半导体器件的平面图。图9是沿着图8的线A4-A4截取的剖视图。图10是图8的点线区‘b’的放大平面图。

根据该示例实施例的半导体器件4与通过图1至图3描述的半导体器件1基本相同，不同的是，包括在第一再分布层和第二再分布层中的每一个中的第一芯片中心焊盘区和第二芯片中心焊盘区以及第一再分布中心焊盘区和第二再分布中心焊盘区沿着第二方向排列。

相同的附图标记指代相同的组成元件，并且这里将不重复对相同组成元件的详细描述。

参照图8至图10，半导体器件4包括半导体芯片主体60、绝缘膜70、钝化膜80、第一再分布层90a和第二再分布层90b。

半导体芯片主体60可分为第一边缘区EA1、第一再分布区RA1、中心区CA、第二再分布区RA2和第二边缘区EA2。第一再分布层90a可包括第一芯片中心焊盘区40a、第一再分布中心焊盘区30a、第一连接区20a和第一边缘焊盘区10a，第二再分布层90b可包括第二芯片中心焊盘区40b、第二再分布中心焊盘区30b、第二连接区20b和第二边缘焊盘区10b。

在该示例实施例中，第一再分布层90a可包括沿着第一方向X排列的第一连接区20a和第一边缘焊盘区10a以及在第一再分布中心焊盘区30a周围沿着第二方向Y布置的第一芯片中心焊盘区40a。

第二再分布层90b可包括沿着第一方向X排列的第二连接区20b和第二边缘焊盘区10b以及在第二再分布中心焊盘区30b周围沿着第二方向Y布置的第二芯片中心焊盘区40b。

在该示例实施例中，包括在每个第一再分布层90a和每个第二再分布层90b中的第一芯片中心焊盘区40a和第二芯片中心焊盘区40b、第一再分布中心焊盘区30a和第二再分布中心焊盘区30b、第一连接区20a和第二连接区20b以及第一边缘焊盘区10a和第二边缘焊盘区10b可在与第一方向X不同的方向上不规则地布置，而不是如在一些示例实施例中那样沿着第一方向X布置。

也就是说，在该示例实施例中，通过图8描述的包括在第一再分布层90a和第二再分布层90b中的第一芯片中心焊盘区40a和第二芯片中心焊盘区40b以及第一再分布中心焊盘区30a和第二再分布中心焊盘区30b的排列方式描述了这样的示例，其中包括在第一再分布层90a和第二再分布层90b中的每一个中的多个区可具有不同的排列方式。

具体地说，再参照图10，包括在第一再分布层90a中的第一芯片中心焊盘区40a和第一再分布中心焊盘区30a沿着第二方向Y连续地布置，并且各自呈现共享第二侧边L2的矩形形式。

将参照图11和图12描述根据本发明构思的原理的半导体器件的示例实施例。

图11是用于示出根据一些示例实施例的半导体器件的平面图，图12是沿着图11的线A5-A5截取的剖视图。

除第一芯片中心焊盘区和第一再分布中心焊盘区的排列方式不同之外，根据该示例实施例的半导体器件5与通过图8至图10描述的半导体器件4基本相同。

相同的附图标记指代相同的组成元件，并且这里将不重复相同组成元件的详细描述。

参照图11和图12，半导体器件5包括半导体芯片主体60、绝缘膜70、钝化膜80、第一再分布层90a和第二再分布层90b。

半导体芯片主体60可分为第一边缘区EA1、第一再分布区RA1、中心区CA、第二再分布区RA2和第二边缘区EA2。第一再分布层90a可包括第一芯片中心焊盘区40a、第一再分布中心焊盘区30a、第一连接区20a和第一边缘焊盘区10a。第二再分布层90b可包括第二芯片中心焊盘区40b、第二再分布中心焊盘区30b、第二连接区20b和第二边缘焊盘区10b。

在该示例实施例中，第一再分布层90a可包括沿着第一方向X布置的第一连接区20a和第一边缘焊盘区10a，以及在第一芯片中心焊盘区40a周围沿着第二方向Y布置的第一再分布中心焊盘区30a。

第二再分布层90b可包括沿着第一方向X布置的第二连接区20b和第二边缘焊盘区10b以及在第二再分布中心焊盘区30b周围沿着第二方向Y布置的第二芯片中心焊盘区40b。

如该示例实施例中示出的那样，包括在第一再分布层90a和第二再分布层90b中的每一个中的第一芯片中心焊盘区40a和第二芯片中心焊盘区40b、第一再分布中心焊盘区30a和第二再分布中心焊盘区30b、第一连接区20a和第二连接区20b以及第一边缘焊盘区10a和第二边缘焊盘区10b可不同地布置。

将参照图13和图14描述根据本发明构思的原理的半导体器件的示例实施例。

图13是示出根据本发明构思的原理的半导体器件的示例实施例的平面图，并且图14是沿着图13的线A6-A6截取的剖视图。

根据该示例实施例的半导体器件6与通过图1至图3描述的半导体器件1基本相同。

相同的附图标记指代相同组成元件，并且这里将不重复相同组成元件的详细描述。

参照图13和图14，半导体器件6包括半导体芯片主体60、绝缘膜70、钝化膜80、第一再分布层90a和第二再分布层90b。

半导体芯片主体60可分为第一边缘区EA1、第一再分布区RA1、中心区CA、第二再分布区RA2和第二边缘区EA2。第一再分布层90a可包括第一芯片中心焊盘区40a、第一再分布中心焊盘区30a、第一连接区20a、第一连接焊盘区15a和第一边缘焊盘区10a。第二再分布层90b可包括第二芯片中心焊盘区40b、第二再分布中心焊盘区30b、第二连接区20b、第二连接焊盘区15b和第二边缘焊盘区10b。

在该示例实施例中，半导体器件6包括布置在第一再分布区RA1中的第一连接焊盘区15a以及布置在第二再分布区RA2中的第二连接焊盘区15b。

通过布置在第一再分布区RA1和第二再分布区RA2中的第一连接焊盘区15a和第二连接焊盘区15b，可检查第一再分布层90a和第二再分布层90b中诸如短路或开路的缺陷的出现点。因此，可确定是否使用半导体器件6，并且可执行用于防止在其它半导体器件中出现相同缺陷的工艺改进工作。

在该示例实施例中，虽然示出了单个第一连接焊盘区15a和单个第二连接焊盘区15b分别布置在第一再分布区RA1和第二再分布区RA2中的每一个中，但是本发明构思不限于此。例如，多个第一连接焊盘区15a和多个第二连接焊盘区15b可分别布置在第一再分布区RA1和第二再分布区RA2中的每一个中。

可考虑通过第一连接焊盘区15a和第二连接焊盘区15b暴露的区的面积来选择布置在第一再分布区RA1和第二再分布区RA2中的每一个中的第一连接焊盘区15a和第二连接焊盘区15b的数量。

此外，例如，第一连接焊盘区15a和第二连接焊盘区15b各自的面积可相对小于第一芯片中心焊盘区40a和第二芯片中心焊盘区40b和/或第一再分布中心焊盘区30a和第二再分布中心焊盘区30b的面积，但是本发明构思不限于此。

将参照图15和图16描述根据本发明构思的原理的半导体封装件的示例实施例。

图15是示出根据本发明构思的原理的半导体封装件示例实施例的平面图，并且图16是沿着图15的线B-B截取的剖视图。

在该示例实施例中，包括在半导体封装件7中的半导体芯片100可为上述半导体器件1至6中的任一个。半导体芯片100的相同的附图标记指代相同组成元件，并且这里将不重复相同组成元件的详细描述。

参照图15和图16，半导体封装件7包括半导体芯片100、封装件衬底200、第一导线220a、第二导线220b和粘合剂层240。

半导体芯片100包括半导体芯片主体60、绝缘膜70、钝化膜80、第一再分布层90a和第二再分布层90b。第一再分布层90a可包括第一芯片中心焊盘区40a、第一再分布中心焊盘区30a、第一连接区20a和第一边缘焊盘区10a。第二再分布层90b可包括第二芯片中心焊盘区40b、第二再分布中心焊盘区30b、第二连接区20b和第二边缘焊盘区10b。

半导体芯片100可通过粘合剂层240布置在封装件衬底200上。粘合剂层240可包括树脂等，但是本发明构思不限于此。

封装件衬底200可包括第一顶部焊盘210a和第二顶部焊盘210b以及第一底部焊盘230a和第二底部焊盘230b。例如，封装件衬底200可为印刷电路板(PCB)。在该示例实施例中，封装件衬底200可为球栅阵列(BGA)式封装件衬底。封装件衬底200可包括内部布线。第一顶部焊盘210a和第二顶部焊盘210b可连接至布置在封装件衬底200中的内部布线。

第一顶部焊盘210a和第二顶部焊盘210b中的每一个可为第一导线220a和第二导线220b在其中键合的区。

第一导线220a和第二导线220b可将半导体芯片100与封装件衬底200电连接。具体地说，第一导线220a可将第一顶部焊盘210a与第一边缘焊盘区10a电连接，以发送和接收电信号。第二导线220b可将第二顶部焊盘210b与第二边缘焊盘区10b电连接，以发送和接收电信号。

通过各个第一导线220a和第二导线220b发送和接收的电信号可为彼此不同的信号。焊料球可布置在第一底部焊盘230a和第二底部焊盘230b上，并且半导体封装件7可安装在电子装置的衬底上。

将参照图17描述根据本发明构思的原理的半导体封装件的示例实施例。

图17是用于示出根据本发明构思的原理的半导体封装件的示例实施例的剖视图。

除封装类型之外，根据该实施例的半导体封装件8与通过图15和图16描述的半导体封装件7基本相同。相同的附图标记指代相同组成元件，并且这里将不重复相同组成元件的详细描述。

在根据该示例实施例的半导体封装件8中，半导体芯片100是板上芯片(BOC)型，并且可布置在封装件衬底200a、200b上。

参照图17，半导体封装件8包括半导体芯片100、封装件衬底200、第一导线220a和第二导线220b以及粘合剂层240。

半导体芯片100包括半导体芯片主体60、绝缘膜70、钝化膜80、第一再分布层90a和第二再分布层90b。第一再分布层90a可包括第一芯片中心焊盘区40a、第一再分布中心焊盘区30a、第一连接区20a和第一边缘焊盘区10a。第二再分布层90b可包括第二芯片中心焊盘区40b、第二再分布中心焊盘区30b、第二连接区20b和第二边缘焊盘区10b。

半导体芯片100可通过粘合剂层240布置在封装件衬底200a、200b上。粘合剂层240可包括树脂等，但是本发明构思不限于此。

封装件衬底200a、200b可包括第一顶部焊盘210a和第二顶部焊盘210b。例如，封装件衬底200a、200b可为印刷电路板(PCB)。封装件衬底200a、200b可包括内部布线。第一顶部焊盘210a和第二顶部焊盘210b可连接至布置在封装件衬底200a、200b中的内部布线。

第一顶部焊盘210a和第二顶部焊盘210b中的每一个可为第一导线220a和第二导线220b在其中键合的区。

第一导线220a和第二导线220b可将半导体芯片100与封装件衬底200a、200b电连接。例如，第一导线220a和第二导线220b可由含铜的导电材料形成。

第一导线220a可将第一顶部焊盘210a与第一再分布中心焊盘区30a电连接，以发送和接收电信号。第二导线220b可将第二顶部焊盘210b与第二再分布中心焊盘区30b电连接，以发送和接收电信号。通过第一导线220a和第二导线220b发送和接收的电信号可为彼此不同的信号。

在该示例实施例中，第一导线220a和第二导线220b可键合至第一再分布中心焊盘区30a和第二再分布中心焊盘区30b，以将电信号发送至封装件衬底200a、200b和从封装件衬底200a、200b接收电信号。

也就是说，根据该示例实施例的半导体封装件8可不使用第一边缘焊盘区10a和第二边缘焊盘区10b。例如，当诸如第一再分布层90a和第二再分布层90b的短路的缺陷出现在第一连接区20a和第二连接区20b中时，可通过第一再分布中心焊盘区30a和第二再分布中心焊盘区30b使用半导体芯片100。根据本发明构思的原理，可利用由于第一再分布层90a和第二再分布层90b的缺陷本来会被丢弃的半导体芯片100，以及包括该半导体芯片100的半导体封装件。

将参照图18和图19描述根据本发明构思的半导体封装件的示例实施例。

图18是用于示出根据本发明构思的原理的半导体封装件的示例实施例的剖视图，并且图19是图18的点线区‘c’的放大剖视图。

除封装类型之外，根据该实施例的半导体封装件9与通过图15和图16描述的半导体封装件7基本相同。相同的附图标记指代相同组成元件，并且这里将不重复相同组成元件的详细描述。

在根据该实施例的半导体封装件9中，半导体芯片100可按照倒装类型布置在封装件衬底200上。

参照图18和图19，半导体封装件9包括半导体芯片100、封装件衬底200、第一倒装焊盘250a和第二倒装焊盘250b以及第一凸块260a和第二凸块260b。

半导体芯片100包括半导体芯片主体60、绝缘膜70、钝化膜80、第一再分布层90a和第二再分布层90b。第一再分布层90a可包括第一芯片中心焊盘区40a、第一再分布中心焊盘区30a、第一连接区20a和第一边缘焊盘区10a。第二再分布层90b可包括第二芯片中心焊盘区40b、第二再分布中心焊盘区30b、第二连接区20b和第二边缘焊盘区10b。

例如，第一倒装焊盘250a和第二倒装焊盘250b可包含铝，并且可按照包含导电材料的多层结构形成第一凸块260a和第二凸块260b。

封装件衬底200可包括第一顶部焊盘210a和第二顶部焊盘210b。例如，第一顶部焊盘210a和第二顶部焊盘210b可包含铝。例如，封装件衬底200可为印刷电路板(PCB)。封装件衬底200可包括内部布线。第一顶部焊盘210a和第二顶部焊盘210b可连接至布置在封装件衬底200中的内部布线。

第一顶部焊盘210a和第二顶部焊盘210b中的每一个可为第一凸块260a和第二凸块260b在其中键合的区。

第一凸块260a和第二凸块260b可将半导体芯片100与封装件衬底200电连接。具体地说，第一凸块260a可将第一顶部焊盘210a与第一再分布中心焊盘区30a电连接，以发送和接收电信号。第二凸块260b可将第二顶部焊盘210b与第二再分布中心焊盘区30b电连接，以发送和接收电信号。通过第一凸块260a和第二凸块260b中的每一个发送和接收的电信号可为彼此不同的信号。

在该示例实施例中，第一凸块260a和第二凸块260b可键合至第一再分布中心焊盘区30a和第二再分布中心焊盘区30b，以将电信号发送至封装件衬底200和从封装件衬底200接收电信号。

图19示出了第一倒装焊盘250a布置在第一再分布中心焊盘区30a上。如上所述，第一再分布中心焊盘区30a的长度a1大于第一芯片中心焊盘区40a的第一中心区42a的长度a2。因此，第一倒装焊盘250a可布置在第一再分布中心焊盘区30a的较宽的区上。根据本发明构思的原理，根据实施例的半导体封装件9能够执行可靠的倒装键合。

此外，根据该实施例的半导体封装件9也可不使用第一边缘焊盘区10a和第二边缘焊盘区10b。因此，当诸如第一再分布层90a和第二再分布层90b的短路或开路的缺陷出现在第一连接区20a和第二连接区20b中时，可通过第一再分布中心焊盘区30a和第二再分布中心焊盘区30b使用半导体芯片100。因此，可利用由于第一再分布层90a和第二再分布层90b的缺陷本来会被丢弃的半导体芯片100，以及包括该半导体芯片100的半导体封装件。

将参照图20描述根据本发明构思的原理的半导体封装件的示例实施例。

图20是示出根据本发明构思的原理的半导体封装件的示例实施例的剖视图。

根据该实施例的半导体封装件10与通过图18和图19描述的半导体封装件9基本相同，不同的是凸块的数量差异。

另外，包括在根据该实施例的半导体封装件10的半导体芯片100可与在通过图6和图7描述的半导体器件3中公开的半导体芯片100基本相同。相同的附图标记指代相同的组成元件，并且这里将不重复相同组成元件的详细描述。

参照图20，半导体封装件10包括半导体芯片100、封装件衬底200、多个第一倒装焊盘250a和多个第二倒装焊盘250b以及多个第一凸块260a和第二凸块260b。

半导体芯片100包括半导体芯片主体60、绝缘膜70、钝化膜80、第一再分布层90a和第二再分布层90b。第一再分布层90a可包括第一芯片中心焊盘区40a、多个第一再分布中心焊盘区30a、第一连接区20a和第一边缘焊盘区10a，并且第二再分布层90b可包括第二芯片中心焊盘区40b、多个第二再分布中心焊盘区30b、第二连接区20b和第二边缘焊盘区10b。

例如，多个第一倒装焊盘250a和多个第二倒装焊盘250b可含铝，并且可由含导电材料的多层结构形成第一凸块260a和第二凸块260b。

封装件衬底200可包括多个第一顶部焊盘210a和多个第二顶部焊盘210b。例如，第一顶部焊盘210a和第二顶部焊盘210b可含铝。例如，封装件衬底200可为印刷电路板(PCB)。封装件衬底200可包括内部布线。第一顶部焊盘210a和第二顶部焊盘210b可连接至布置在封装件衬底200中的内部布线。

多个第一顶部焊盘210a和多个第二顶部焊盘210b中的每一个可为多个第一凸块260a和多个第二凸块260b在其中键合的区。

多个第一凸块260a和多个第二凸块260b可将半导体芯片100与封装件衬底200电连接。在该实施例中，多个第一凸块260a可电连接至第一芯片焊盘50a，多个第二凸块260b可电连接至第二芯片焊盘50b。

因此，即使在多个第一凸块260a中的任一个中发生缺陷，也可利用其他第一凸块260a保持与第一芯片焊盘50a的电连接，并且相似地，当在多个第二凸块260b中的任一个中发生缺陷时，可利用其他第二凸块260b保持与第二芯片焊盘50b的电连接。

因此，根据本发明构思的半导体封装件10可提高按照倒装类型封装的半导体封装件10的可靠性。

图21是包括根据本发明构思的原理的半导体器件和半导体封装件的电子系统的框图。

参照图21，包括根据本发明构思的一些示例实施例的半导体器件1至6和半导体封装件7至10的电子系统1100可包括控制器1110、输入/输出(I/O)装置1120、存储器装置1130、接口1140和总线1150。控制器1110、I/O装置1120、存储器装置1130和/或接口1140可通过总线1150彼此连接。总线1150对应于数据通过其移动的路径。

控制器1110可包括微处理器、数字信号处理器、微控制器和能够与所述元件执行相似的功能的逻辑装置中的至少一个。I/O装置1120可包括键区、键盘、显示装置等。存储器装置1130可存储数据和/或命令。接口1140可用于将数据发送至通信网络和从通信网络接收数据。接口1140可为有线或无线接口。例如，接口1140可包括天线或者有线或无线收发器。虽然未示出，电子系统1100还可包括高速DRAM或SRAM，作为用于改进控制器1110的操作的工作存储器。根据本发明构思的原理制造的半导体器件1至11可设置在存储器装置1130中，或者可设为控制器1110、I/O装置1120等的一部分。

电子系统1100可应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、智能电话、移动电话、数字音乐播放器、存储卡或者能够在无线环境下发送或接收信息的所有类型的电子产品。

图22是可应用根据本发明构思的原理的根据一些示例实施例的半导体器件和半导体封装件的示例性半导体系统。

图22示出了平板PC。根据本发明构思的一些示例实施例的半导体器件1至6和半导体封装件7至10可用于平板PC、笔记本计算机等中。对本领域技术人员清楚的是，根据本发明构思的一些示例实施例制造的半导体器件也可应用于未示出的其它集成电路装置。

虽然已经参照本发明构思的示例性实施例特别示出了描述了本发明构思，本领域普通技术人员应该理解，在不脱离由权利要求限定的本发明构思的范围的情况下，可在其中作出各种形式和细节上的修改。应该仅按照描述性含义而不是为了限制的目的来看待示例性实施例。