包括电阻存储层的半导体器件及制造其的方法与流程

本申请要求于2015年6月8日在韩国知识产权局提交的第10-2015-0080657号韩国申请的优先权，该韩国申请通过引用整体合并于此。

技术领域

各种实施例总体涉及一种半导体器件及制造其的方法，更具体地，涉及一种包括电阻存储层的半导体器件及制造该半导体器件的方法。

背景技术：

增大半导体器件集成度需要在有限量的衬底面积中将存储单元的数目最大化。实现其的一种方法为构建具有垂直沟道的垂直晶体管。具有电阻存储层的可变电阻存储器件使用垂直晶体管作为访问元件(access element)。电阻存储层位于垂直晶体管之上。

可变电阻存储器件中的存储单元的操作特性依赖于存储单元维度。因此，需要存储单元均匀性尤其是电阻存储层均匀性以生产高质量的存储器件。

技术实现要素：

根据示例性实施例，提供了一种制造半导体器件的方法。该方法可以包括：在电阻存储层上顺序地形成界面导电层和刻蚀停止层；在刻蚀停止层上形成主导电层；通过图案化主导电层来暴露刻蚀停止层的一部分；通过图案化刻蚀停止层的所述一部分来暴露界面导电层的一部分；通过图案化界面导电层的所述一部分来形成上电极结构；清洗上电极结构的表面以及电阻存储层的暴露表面；以及使用上电极结构作为刻蚀掩膜来图案化电阻存储层。

根据示例性实施例，提供了一种制造半导体器件的方法。该方法可以包括：在下电极上形成电阻存储层；在电阻存储层上形成阻挡层，阻挡层包括界面导电层和刻蚀停止层；在阻挡层上形成导电层；通过图案化所述导电层直到刻蚀停止层被暴露来形成上电极；通过使用上电极作为刻蚀掩膜而图案化刻蚀停止层来形成刻蚀停止层图案；通过去除界面导电层的暴露部分来形成包括界面导电层图案和刻蚀停止层图案的阻挡层图案；以及通过使用上电极和阻挡层图案作为刻蚀掩膜而刻蚀电阻存储层来形成电阻存储层图案。此时，还可以在碳层与主导电层之间设置导电粘合层。

根据示例性实施例，提供了一种半导体器件。该半导体器件可以包括下电极、电阻 存储层和上电极。电阻存储层可以形成在下电极上。上电极可以形成在电阻存储层上。上电极可以包括顺序地层叠的导电层、碳层和主导电层。

根据示例性实施例，可以提供一种半导体器件。半导体器件可以包括下电极、电阻存储层、上电极和阻挡层。电阻存储层可以形成在下电极上。上电极可以形成在电阻存储层上。阻挡层可以设置在电阻存储层与上电极之间。阻挡层可以包括第一导电层、碳层和第二导电层。

附图说明

通过以下结合附图进行的详细描述，可以更详细地理解示例性实施例。图1至图19表示如本文中所描述的非限制性的、示例性实施例。

图1至图12是图示根据示例性实施例的制造半导体器件的方法的剖视图；

图13是图示根据示例性实施例的包括电阻存储层的半导体器件的剖视图；

图14和图15是图示根据示例性实施例的包括电阻存储层的半导体器件的透视图；

图16是图示根据示例性实施例的包括电阻存储层的半导体器件的剖视图；

图17是图示根据示例性实施例的微处理器的框图；

图18是图示根据示例性实施例的处理器的框图；以及

图19是图示根据示例性实施例的系统的框图。

具体实施方式

在下文中，将参照附图来更充分地描述各种示例性实施例，其中，附图示出了一些示例性实施例。然而，本发明可以以许多不同的形式来实施，而不应当被解释为局限于本文中阐述的示例性实施例。相反地，这些实施例被提供使得本公开将彻底且完整，且这些实施例将把本发明的范围充分地传达给本领域技术人员。在附图中，可以为了清楚而夸大部件的大小和相对大小以及层的厚度。

将理解的是，当元件或层被称作“在”另一个元件或层“上”、“连接至”或“耦接至”另一元件或层时，其可以直接在所述另一元件或层上、直接连接至或耦接至所述另一元件或层，或者可以存在中间元件或层。与此相反，当元件被称作“直接在”另一个元件或层“上”、“直接连接至”或“直接耦接至”另一个元件或层时，不存在中间元件或层。相同的附图标记始终指代相同的元件。如本文中所使用的，术语“和/或”包括一个或更多个相关所列项的任意组合和全部组合。

将理解的是，尽管在本文中可以使用术语第一、第二、第三等来描述各种元件、组 件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应当被这些术语限制。这些术语仅被用来将一个元件、组件、区域、层或部分与另一区域、层或部分区分开来。因此，在不脱离本发明的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以被称作第二元件、组件、区域、层或部分。

在本文中使用诸如“在…之下”、“在…下面”、“下”、“在…之上”、“上”等的空间相对术语，来描述如图中所示的一个元件或特征与其他元件或特征的关系。将理解的是，除图中描述的方位之外，空间相对术语还意在包括设备在使用或操作中的不同方位。例如，如果图中的设备被翻转，则被描述为“在”其他元件或特征“下面”或“之下”的元件然后将被定位为“在”所述其他元件或特征“之上”。因此，示例性术语“在…下面”可以包括在…之上和在…下面两种方位。设备可以被另外定位(例如，旋转90度或在其他方位)，且本文中使用的空间相对描述符被相应地解释。

本文中使用的术语仅用于描述特定示例性实施例，而非意在限制本发明。如本文中所使用的，除非上下文另外清楚地指示，否则单数形式也意在包括复数形式。还将理解的是，当在本说明书中使用时，术语“包括”和/或其变型说明存在陈述的特征、整体、步骤、操作、元件和\或组件，但不排除存在或添加一个或更多个其他组件、整体、步骤、操作、元件、组件和/或其组合。

在本文中，参照作为理想示例性实施例(和中间结构)的示意图的剖视图来描述示例性实施例。这样，将预期出现由例如制造技术和/或公差导致的示图的形状的变化。因此，示例性实施例不应当被解释为局限于本文中示出的区域的特定形状，而应当包括由例如制造所导致的形状上的偏差。例如，被示出为矩形的注入区域在其边缘处通常将具有圆形或弯曲的特征和/或注入浓度的梯度，而非从注入区域至非注入区域的突然改变。同样地，通过注入形成的掩埋区可以导致在掩埋区与注入发生的表面之间的区域。因此，图中示出的区域实质上是示意性的，并且它们的形状并非意在图示设备的区域的实际形状，且并非意在限制本发明的范围。

除非另外限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的技术人员通常理解的意思相同的意思。还将理解的是，除非在本文中清楚地限定，否则术语(诸如在通用词典中定义的术语)应当被解释为具有与相关领域的环境中它们的意思一致的意思，而将不以理想或过于正式的含义来解释。

在下文中，将参照附图来详细地解释示例性实施例。

图1至图12是图示根据示例性实施例的制造半导体器件的方法的剖视图。

参见图1，可以在半导体衬底100的上表面上形成电阻存储层110。电阻存储层110可以包括相可变层。相可变层可以包括含锗、锑和碲的硫族化物(GST)。半导体衬底100可以包括访问器件(access device)和下电极(未示出)。可以在电阻存储层110的上表面上形成第一导电层115。第一导电层115可以具有范围从大约到大约的厚度。第一导电层115可以包括W、Cu、TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoSiN、MoAlN、TaSiN、TaAlN、Ti、Mo、Ta、TiSi、TaSi、TiW、TiON、TiAlON、WON、TaON等中的一种或更多种。

参见图2，可以在第一导电层115的上表面上形成含碳层120。含碳层120可以包括纯碳层、碳化合物层等。含碳层120可以通过物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺等来形成。可选地，含碳层120可以包括未掺杂碳层、用N型杂质或P型杂质掺杂的碳层等。含碳层120可以相对于后面形成的导电层具有刻蚀选择比(etching selectivity)。含碳层120可以被用作用于刻蚀导电层的刻蚀停止层。含碳层120可以具有范围从大约至大约的厚度。

设置在含碳层120与电阻存储层110之间的第一导电层115可以确保电阻存储层110的电阻特性。具体地，当电阻存储层110直接接触含碳层120时，含碳层120中的碳可以迁移至电阻存储层110，使得电阻存储层110可以具有非均匀的界面接触电阻。而且，直接接触可以导致浓度的改变，从而破坏电阻存储层110的电阻均匀性。因此，为了维持电阻存储层110的特性，可以在含碳层120与电阻存储层110之间设置第一导电层115。

而且，第一导电层115可以足够厚以防止刻蚀离子或碳穿透进入电阻存储层120。

参见图3，可以在含碳层120的上表面上形成第二导电层125。第二导电层125可以包括TiN。第二导电层125可以具有范围从大约至大约的厚度。

参见图4，可以在第二导电层125的上表面上形成第三导电层130作为主导电层。第三导电层130可以具有比第一导电层115的厚度和第二导电层125的厚度大的厚度。第三导电层130可以具有范围从大约至大约的厚度。第三导电层130可以包括W、Cu、TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoSiN、MoAlN、TaSiN、TaAlN、Ti、Mo、Ta、TiSi、TaSi、TiW、TiON、TiAlON、WON、TaON等中的一种或更多种。

包括TiN的第二导电层125可以用作含碳层120与第三导电层130之间的粘合层。

参见图5，可以在第三导电层130的上表面上形成硬掩膜层。可以图案化硬掩膜层以形成硬掩膜图案140。硬掩膜图案140可以包括氮化硅层、氧化硅层、氮化硅/氧化硅 层等。在此示例性实施例中，硬掩膜图案140可以包括顺序地层叠的氮化硅层135和氧化硅层137。

参见图6，可以通过使用硬掩膜图案140作为刻蚀掩膜的刻蚀工艺E1来刻蚀第三导电层130和第二导电层125，以形成第三导电层图案130a和第二导电层图案125a。刻蚀工艺E1可以包括各向异性干法刻蚀工艺。用于刻蚀第三导电层130和第二导电层125的刻蚀气体可以包括Cl基和/或F基。例如，可以使用NF₃/Cl₃/N₂/O₂气体来各向异性地干法刻蚀第三导电层130。可以使用CH₃/CF₄/BCl₃气体来各向异性地干法刻蚀第二导电层125。

用于刻蚀第三导电层130和第二导电层125的刻蚀工艺E1可以使用含碳层120的暴露点作为刻蚀停止点。可以通过使用含碳层120作为刻蚀停止层来控制单个刻蚀工艺的刻蚀厚度，以改善刻蚀分布(即，刻蚀均匀性)。包括Cl基和/或F基的刻蚀气体可能所不期望地与硬掩膜图案140的上表面和侧表面、第三导电层130的侧表面、第二导电层125的侧表面以及含碳层120的表面中的组分反应而产生副产物R1。

参见图7，可以使用硬掩膜图案140、第三导电层图案130a和第二导电层图案125a作为刻蚀掩膜来各向异性地刻蚀含碳层120以形成含碳层图案120a。可以使用包括N₂/H₂、N₂/O₂/Ar等的刻蚀气体来刻蚀含碳层120。包括N₂/H₂或N₂/O₂/Ar的刻蚀气体可以不期望地与硬掩膜图案140的上表面和侧表面、第三导电层130的侧表面、第二导电层125的侧表面、含碳层120的表面和第一导电层115的上表面中的组分反应而产生副产物R2。

副产物R1和R2可以包括聚合物。留下的副产物R1和R2可以用作掩膜图案(诸如硬掩膜图案140)。因此，用于限定存储单元的硬掩膜图案140、第三导电层图案130a、第二导电层图案125a和含碳层图案120a的线宽可以由于硬掩膜图案140、第三导电层图案130a、第二导电层图案125a和含碳层图案120a上的副产物R1和R2而基本上延伸。此副产物R1和R2可以导致存储器的大小不均匀，从而导致存储单元的操作特性之间的差异。在图7中，指示符“W1”表示硬掩膜图案140的线宽。指示符“W2”表示用于图案化第一导电层115和电阻存储层110的由硬掩膜图案140上的副产物R1和R2导致的实际掩膜图案的线宽。

参见图8，可以对第一导电层115的暴露部分以及副产物R1和R2执行去除工艺E3以形成第一导电层图案115a。

参见图9，去除工艺E3可以包括用于干法刻蚀第一导电层115的工艺以及用于清洗副产物R1和R2的工艺。

可以使用NF₃/Ar气体来干法刻蚀第一导电层115。因为第一导电层115可以远远薄于第三导电层130的厚度，因此在该短的刻蚀工艺中可以抑制副产物R1和R2的产生。而且，干法刻蚀工艺可以部分地去除副产物R1和R2。

为了完全去除副产物R1和R2，可以额外地执行清洗工艺。清洗工艺可以使用具有范围为从大约6.5至大约7.0的pH的缓冲氧化物刻蚀剂(BOE)化学溶液，或使用按重量计包括大约0.1％至大约5％的有机酸且具有范围为从大约3至大约7.0的pH的化学溶液。有机酸可以包括柠檬酸、丙氨酸、苹果酸、丙二酸等。

图10和图11是图示根据示例性实施例的去除第一导电层的方法的剖视图。

参见图10和图11，用于去除第一导电层115及副产物R1和R2的去除工艺E3可以包括：将第一导电层115的暴露部分以及副产物R1和R2氧化，以及湿法刻蚀被氧化的第一导电层115以及被氧化的副产物R1和R2。

例如，可以使用臭氧水来氧化第一导电层115的暴露部分。此氧化工艺可以氧化副产物R1和R2。在图10和图11中，附图标记116可以表示被氧化的第一导电层，附图标记R1’和R2’可以表示被氧化的副产物。可选地，可以通过使用氧等离子体的干法氧化工艺来氧化第一导电层115以及副产物R1和R2。

湿法刻蚀工艺可以使用具有范围从大约6.5至大约7.0的pH的缓冲氧化物刻蚀剂(BOE)化学溶液或者使用具有范围从大约10至大约12的pH的NH₄OH化学溶液。湿法刻蚀工艺可以选择性地去除被氧化的第一导电层116以及被氧化的副产物R1’和R2’，而不破坏电阻存储层110。当硬掩膜图案140包括氧化硅层137时，氧化硅层137也可以通过湿法刻蚀工艺去除。

参见图12，可以使用硬掩膜图案140以及第一导电层图案至第三导电层图案115a、125a和130a作为刻蚀掩膜来刻蚀电阻存储层110。

可以使用CH₄/H₂气体与CH₄/Ar气体的混合气体来各向异性地刻蚀电阻存储层110。因为副产物R1和R2通过清洗工艺而未留在硬掩膜图案140以及第一导电层图案至第三导电层图案115a、125a和135a的侧表面上，因此可以以存储单元的期望形状来提供图案化电阻存储层110。在图12中，附图标记110a表示电阻存储层图案。存储单元的大小或线宽可以对应于电阻存储层图案110a的大小。

参见图12和图14，第一导电层图案115a、含碳层图案120a、第二导电层图案125a和第三导电层图案130a可以对应于用于将电信号传输至电阻存储层图案110a的上电极TE。

从另一个角度来看，参见图13和图15，第一导电层图案115a、含碳层图案120a和第二导电层图案125a可以对应于介于上电极(TE)130与电阻存储层图案110a之间以限定电阻存储层图案110a的阻挡层BM。

即，因为如图12和图14中所示，第一导电层图案115a、含碳层图案120a和第二导电层图案125a可以电连接至第三导电层图案130a(其被配置为直接或间接接触位线)，因此第一导电层图案115a、含碳层图案120a和第二导电层图案125a可以用作上电极TE。

可选地，因为如图13和图15中所示，介于电阻存储层图案110a与作为主导电层的第三导电层图案130a之间的第一导电层图案115a、含碳层图案120a和第二导电层图案125a可以被用作刻蚀停止层和粘合层，因此第一导电层图案115a、含碳层图案120a和第二导电层图案125a可以用作阻挡层BM。

在图14和图15中，附图标记“BE”表示与上电极TE一起来改变电阻存储层图案110a的电阻的下电极。

在示例性实施例中，包括TiN的第二导电层125可以设置在含碳层120与第三导电层130之间。可选地，如图16中所示，第三导电层130可以在无第二导电层125的情况下直接形成在含碳层120上。

根据示例性实施例，作为用于界面导电层以去除副产物的第一导电层、作为刻蚀停止层的含碳层和/或作为粘合层的第二导电层可以设置在第三导电层与电阻存储层之间来作为上电极。可以图案化并清洗第一导电层、含碳层和第二导电层。因此，可以形成上电极和电阻存储层图案而无副产物。

而且，可以通过使用刻蚀停止层来改善用于形成存储单元的刻蚀工艺中的刻蚀分布。

此外，导电层可以设置在刻蚀停止层与电阻存储层之间以抑制电阻存储层的性质改变。

如图17中所示，应用有根据实施例的半导体器件的微处理器1000可以控制并调节一系列过程：从各种外部装置接收数据，处理数据，以及将处理结果传输至外部装置。微处理器1000可以包括储存单元1010、运算单元1020和控制单元1030。微处理器1000可以为各种处理装置，诸如微处理单元(MPU)、中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)或应用处理器(AP)。

储存单元1010可以为处理器寄存器或寄存器，储存单元可以为储存微处理器1000中的数据的单元且包括数据寄存器、地址寄存器和浮点寄存器。储存单元1010可以包括 除以上描述的寄存器之外的各种寄存器。储存单元1010可以暂时储存要在运算单元1020中操作的数据，在运算单元1020中处理而得到的数据以及其中储存有要被操作的数据的地址。

储存单元1010可以包括根据本发明的实施例的半导体器件中的一种。包括根据上述实施例的半导体器件的储存单元1010可以使用隧道晶体管作为开关器件，在隧道晶体管中，具有低带隙的半导体材料层被插入源极中或周围。

运算单元1020可以执行微处理器1000中的运算，以及根据控制单元1030中的命令的译码结果来执行四种基本规则的算术运算或运算中的各种。运算单元1020可以包括一个或更多个算术和逻辑单元(ALU)。

控制单元1030可以从储存单元1010、运算单元1020或微处理器1000的外部装置接收信号，可以执行对命令的提取或译码或者执行输入或输出控制，以及可以以程序形式来运行过程。

除储存单元1010以外，根据本发明的实施例的微处理器1000还可以包括高速缓冲存储器单元1040，高速缓冲存储器单元1040可以暂时储存从外部装置输入的数据或要被输出至外部装置的数据。高速缓冲存储器单元1040可以通过总线接口1050来与储存单元1010、运算单元1020和控制单元1030交换数据。

如图18中所示，除了可以控制并调节一系列过程(接收来自各种外部装置的数据、处理该数据以及将处理结果传输至外部装置)的微处理器的功能之外，应用有根据本发明的实施例的半导体器件的处理器1100可以包括用来实施性能提升和多功能的各种功能。处理器1100可以包括核心单元1110、高速缓冲存储器单元1120和总线接口1130。根据本发明的实施例中的核心单元1110可以对从外部装置输入的数据执行算术和逻辑运算，且可以包括储存单元1111、运算单元1112和控制单元1113。处理器1100可以为各种芯片上系统(SoC)，诸如多核处理器(MCP)、图形处理单元(GPU)或应用处理器(AP)。

储存单元1111可以为处理器寄存器或寄存器，储存单元1111可以为可储存处理器1100中的数据的单元且包括数据寄存器、地址寄存器和浮点寄存器。储存单元1111可以包括除上述寄存器之外的各种寄存器。储存单元1111可以暂时储存要在运算单元1112中操作的数据、在运算单元1112中处理而产生的数据以及其中储存有要被操作的数据的地址。运算单元1112可以为这样的单元，其可以执行处理器1100中的运算，以及根据控制单元1113中的命令的解码结果来执行四种基本规则的算术运算或运算中的各种。运算单元1112可以包括一个或更多个算术和逻辑单元(ALU)。控制单元1113从储存单元 1111、运算单元1112或处理器1100的外部装置接收信号，执行对命令的提取或解码或者执行输入或输出控制，以及以程序形式来运行过程。

高速缓冲存储器单元1120可以暂时储存数据，以补充不同于高速核心单元1110的低速外部装置的数据处理速率。高速缓冲存储器单元1120可以包括主储存单元1121、第二级储存单元1122和第三级储存单元1123。通常，高速缓冲存储器单元1120可以包括主储存单元1121和第二级储存单元1122。当需要大容量储存单元时，高速缓冲存储器单元1120可以包括第三级储存单元1123。如果有必要，则高速缓冲存储器单元1120可以包括更多储存单元。即，高速缓冲存储器单元1120中包括的储存单元的数目可以根据设计而改变。主储存单元1121、第二级储存单元1122和第三级储存单元1123的数据储存和识别的处理速度可以相同或不同。当储存单元的处理速度不同时，主储存单元的处理速度最大。高速缓冲存储器单元1200中的主储存单元1121、第二级储存单元1122和第三级储存单元1123中的一个或更多个可以包括根据本发明的实施例的半导体器件中的一种。包括根据上述实施例的半导体器件的高速缓冲存储器单元1120可以使用隧道晶体管作为开关器件，在隧道晶体管中，具有低带隙的半导体材料层被插入源极中或周围。此外，图18已经图示为主储存单元1121、第二级储存单元1122和第三级储存单元1123全部都安置在高速缓冲存储器单元1120中。然而，高速缓冲存储器单元1120中的主储存单元1121、第二级储存单元1122和第三级储存单元1123全部都可以安置在核心单元1110的外部，且可以补充核心单元1110与外部装置之间的处理速度的差异。此外，高速缓冲存储器单元1120的主储存单元1121可以位于核心单元1110中，而第二级储存单元1122和第三级储存单元1123可以位于核心单元1110的外部以进一步补偿处理速度。

总线接口1130可以将核心单元1110与高速缓冲存储器单元1120耦接以高效地传输数据。

根据实施例的处理器1100可以包括多个核心单元1110，且核心单元1110可以共享高速缓冲存储器单元1120。核心单元1110与高速缓冲存储器单元1120可以通过总线接口1130来耦接。核心单元1110可以与上述核心单元1110具有相同的配置。当设置有核心单元1110时，高速缓冲存储器单元1120的主储存单元1121可以与核心单元1110的数目相对应地安置在每个核心单元1110中，一个第二级储存单元1122和一个第三级储存单元1123可以安置在核心单元1110的外部，使得核心单元通过总线接口1130来共享第二级储存单元和第三级储存单元。主储存单元1121的处理速度可以大于第二级储存单元1122和第三级储存单元1123的处理速度。

根据实施例的处理器1100还可以包括：嵌入式存储器单元1140，可以储存数据；通信模块单元1150，可以以有线或无线的方式来将数据传输至外部装置或从外部装置接 收数据；存储器控制单元1160，可以驱动外部储存设备；以及媒体处理单元1170，可以处理在处理器1100中处理的数据或从外部输入设备输入的数据，且可以将处理结果输出至外部接口设备。处理器还可以包括除上述组件之外的多个模块。额外的模块可以通过总线接口1130来将数据传输至核心单元1110和高速缓冲存储器单元1120以及从核心单元1110和高速缓冲存储器单元1120接收数据，以及在它们之间传输和接收数据。

嵌入式存储器单元1140可以包括易失性存储器以及非易失性存储器。易失性存储器可以包括动态随机存取存储器(DRAM)、移动DRAM、静态RAM(SRAM)等，非易失性存储器可以包括只读存储器(ROM)、或非(NOR)快闪存储器、与非(NAND)快闪存储器、相变RAM(PCRAM)。电阻式RAM(RRAM)、自旋转移力矩RAM(STTRAM)、磁性RAM(MRAM)等。根据实施例的半导体器件也可以应用于嵌入式存储器单元1140。

通信模块单元1150可以包括耦接至有线网络的模块和耦接至无线网络的模块。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等，无线网络模块可以包括红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、物联网、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等。

存储器控制单元1160可以管理在处理器1100与可根据与处理器1100不同的通信标准来操作的外部储存装置之间传输的数据。存储器控制单元1160可以包括各种存储器控制器或这样的控制器，即，其可以控制集成设备电路(IDE)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、独立磁盘冗余阵列(RAID)、固态盘(SSD)、外部SATA(eSATA)、个人计算机存储卡国际协会(PCMCIA)、USB、安全数字(SD)卡、迷你安全数字(mSD)卡、微型SD卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等。

媒体处理单元1170可以处理在处理器1100中处理的数据或从外部输入设备输入的数据，且可以将处理结果输出至外部接口设备，使得处理结果可以以视频、声音或以其他方式来传送。媒体处理单元1170可以包括GPU、DSP、HD音频、高分辨率多媒体接口(HDMI)控制器等。

如图19中所示，应用有根据本发明的实施例的半导体器件的系统1200可以为数据处理装置。系统1200可以执行输入、处理、输出、通信、储存等来执行对数据的一系列操作，且包括处理器1210、主储存设备1220、辅助储存设备1230和接口设备1240。根 据实施例的系统可以为可使用处理器来操作的各种电子系统，诸如计算机、服务器、个人数字助手(PDA)、便携式计算机、上网平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、便携式多媒体播放器(PMP)、相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统或智能电视。

处理器1210是系统的核心配置，其可以控制对输入命令的翻译以及控制处理(诸如储存在系统中的数据的操作和比较)，且可以包括MPU、CPU、单/多核处理器、GPU、AP、DSP等。

主储存设备1220是可以接收来自辅助储存设备1230的程序或数据并运行该程序或数据的储存位置。主储存设备1220即便在被断电时仍保留储存的内容，且可以包括根据上述实施例的半导体器件。主储存设备1220可以使用隧道晶体管作为开关器件，在隧道晶体管中，具有低带隙的半导体材料层被插入源极中或周围。

根据实施例的主储存设备1220还可以包括易失性存储器类型(其中断电时所有内容都被擦除)的SRAM或DRAM。可选地，主储存设备1220可以不包括根据实施例的半导体器件，而可以包括易失性存储器类型(其中断电时所有内容都被擦除)的SRAM或DRAM。

辅助储存设备1230可以储存程序编码或数据。辅助储存设备1230可以具有比主储存设备1220低的数据处理速度，但是可以储存大量的数据且包括根据上述实施例的半导体器件。辅助储存设备1230也可以使用隧道晶体管作为开关器件，在隧道晶体管中，具有低带隙的半导体材料层被插入源极中或周围。

根据本发明的实施例的辅助储存设备1230的面积可以减小，使得系统1200的大小减小而系统1200的便携性提高。此外，辅助储存设备1230还可以包括数据储存系统(未示出)，诸如磁带或磁盘、使用光的激光盘、使用磁和光的磁光盘、SSD、USB存储器、SD卡、mSD卡、微型SD卡、SDHC卡、记忆棒卡、SM卡、MMC、eMMC或CF卡。可选地，辅助储存设备1230可以不包括根据上述实施例的半导体器件，而可以包括数据储存系统(未示出)，诸如磁带或磁盘、使用光的激光盘、使用磁和光的磁光盘、SSD、USB存储器、SD卡、mSD卡、微型SD卡、SDHC卡、记忆棒卡、SM卡、MMC、eMMC或CF卡。

接口设备1240可以与实施例的系统交换外部装置的命令和数据，且可以为小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)或通信设备。通信设备可以包括多个模块，诸如耦接至有线网络的模块和耦接至无线网络的模块。有线网络模块可以包括LAN、USB、以太网、PLC等，无线网络模块可以包括IrDA、CDMA、 TDMA、FDMA、无线LAN、物联网、USN、蓝牙、RFID、LTE、NFC、Wibro、HSDPA、WCDMA、UWB等。

虽然以上已经描述了各种实施例，但本领域技术人员将理解的是，描述的实施例仅为示例。相应地，本文中所描述的电路和方法不应当基于所描述的实施例来限制。