阻抗校准电路以及使用该电路的半导体存储器和存储系统的制作方法
【专利说明】阻抗校准电路以及使用该电路的半导体存储器和存储系统
[0001]相关申请的交叉引用
[0002]本申请要求2014年9月5日向韩国知识产权局提交的申请号为10_2014_0118858的韩国专利申请的优先权，其全部内容通过引用并入于此。
技术领域
[0003]各种实施例总体而言涉及一种半导体电路，并且更具体地，涉及一种阻抗校准电路以及使用该电路的半导体存储器和存储系统。
【背景技术】
[0004]随着半导体存储器(在下文中被称为存储器)的操作速度提高，已经发展出具有存储器控制器(诸如CPU或GPU)和被一起集成为单个封装体的存储器的SIP (系统级封装)。
[0005]存储器的I/O (输入/输出电路)速度提升受到限制。
【发明内容】
[0006]根据一个实施例，阻抗校准电路可以包括:第一复制驱动器群组，其被配置成复制物理区的输出驱动器；以及第二复制驱动器群组，其被配置成复制测试电极区的输出驱动器，所述测试电极区用于直接存取存储器。该阻抗校准电路可以包括阻抗校准单元，其被配置成单独执行第一复制驱动器群组以及第二复制驱动器群组的阻抗匹配操作。
[0007]根据一个实施例，半导体存储器可以包括多个层叠裸片，其中所述多个层叠裸片中的一个裸片可以包括物理区以及用于直接存取外部装置的测试电极区，并且可以被配置成将物理区的输出驱动器的阻抗和测试电极区的输出驱动器的阻抗与预设阻抗匹配。
[0008]根据一个实施例，存储系统可以包括存储器控制器以及通过中介层(interposer)连接至存储器控制器的多个半导体存储器。所述多个半导体存储器中的每一个都可以包括用于直接存取外部装置的测试电极区以及物理区，并且可以被配置成将物理区的输出驱动器的阻抗和测试电极区的输出驱动器的阻抗与预设阻抗匹配。所述多个半导体存储器的测试电极区可以被配置成共享用于至存储器系统的外部的信号输入/输出的信号线。
【附图说明】
[0009]图1为根据一个实施例的存储系统100的表示的平面图。
[0010]图2为存储系统100表示的剖面图。
[0011]图3为图2的基底裸片表示的平面图。
[0012]图4为图3的物理区输出驱动器(PHY DRV) 200的表示的电路图。
[0013]图5为图3的DAB区输出驱动器(DAB DRV) 300的表示的电路图。
[0014]图6为图3的阻抗校准电路(ZQCAL) 400的表示的电路图。
[0015]图7示出采用根据上面参考图1-图6所讨论的实施例的阻抗校准电路、半导体存储器及/或存储系统的系统的代表的示例的框图。
【具体实施方式】
[0016]在下文中，将参考附图通过实施例的示例来详细描述根据各种实施例的阻抗校准电路以及使用该电路的半导体存储器和存储器系统。
[0017]因为存储器的1/0(输入/输出电路)速度提升受到限制，因此可以使用通过增加I/O的数目来增加带宽的方法。
[0018]本文描述了能够可能大体上防止阻抗失配的阻抗校准电路。
[0019]本文可以描述一种半导体存储器以及存储系统，所述存储器系统能够通过大体上防止阻抗失配而允许多个存储器共享直接存取球(DAB，direct access ball)。
[0020]参考图1，根据一个实施例的存储系统100可以具有SIP (系统级封装)结构。
[0021]存储系统100可以包括多个存储器ΗΒΜ0至HBM3以及存储器控制器CPU或GPU( S卩，中央处理单元或图形处理单元)。
[0022]多个存储器ΗΒΜ0至HBM3中的每一个都可以具有HBM(高带宽存储器，HighBandwidth Memory)结构，HBM可以包括层叠并且经由穿通电极彼此电连接的多个裸片，以增加输入/输出单元的数目。该结构可以导致带宽增加。
[0023]多个存储器ΗΒΜ0至HBM3中的每一个都可以包括直接存取球(DAB)，使用DAB，外部设备可以直接存取多个存储器ΗΒΜ0至HBM3。为了例如测试多个存储器ΗΒΜ0至HBM3中的每一个的目的，可以通过DAB来存取存储器ΗΒΜ0至HBM3。
[0024]多个半导体存储器ΗΒΜ0至HBM3中的每一个的直接存取球(DAB)可以被配置成共享信号线101，其用于至存储系统100(即，封装体)的外部的信号输入/输出。
[0025]参考图2，存储系统100可以包括存储器HBM、存储器控制器CPU或GPU以及中介层。存储系统100可以包括封装基板。
[0026]中介层可以连接至封装基板的上部。
[0027]存储器HBM和存储器控制器CPU或GPU可以连接至中介层的上部。
[0028]存储器HBM和存储器控制器CPU或GPU可以通过中介层连接至相应的物理区PHY。
[0029]存储器HBM可以具有其中层叠多个裸片的结构。
[0030]多个裸片可以包括基底裸片以及多个核心裸片。
[0031]基底裸片以及多个核心裸片可以经由穿通电极(例如穿通硅通孔(TSV，through-silicon vias))彼此电连接。
[0032]图2为存储系统100的代表剖面图并且示出存储器HBM作为图1的多个存储器ΗΒΜ0至HBM3中的一个。
[0033]参考图3，图2的基底裸片可以包括通道区CH0至CH7、物理区PHY、穿通电极区以及测试电极区。
[0034]通道区CH0至CH7为用于与包括多个核心裸片的存储通道接口的区域。
[0035]物理区PHY为包括用于与图2的存储器控制器CPU或GPU接口的输入/输出相关电路的区域。
[0036]物理区PHY还可以包括输出驱动器(PHY DRV) 200以及阻抗校准电路(ZQCAL) 400。
[0037]穿通电极区可以包括多个穿通电极(TSV)。
[0038]测试电极区可以包括多个直接存取球(DAB)以及输出驱动器(DAB DRV)300，通过所述多个直接存取球(DAB)，外部装置(即，存储器控制器)直接存取并测试存储器HBM，而不需要中介层。
[0039]参考图4，物理区PHY的输出驱动器200可以包括上拉驱动器210以及下拉驱动器220。
[0040]通过第一阻抗校准码CNTP可以校准上拉驱动器210的电阻值。
[0041 ] 通过第二阻抗校准码CNTN可以校准下拉驱动器220的电阻值。
[0042]输出驱动器200可以不具有至存储器HBM的外部的输出端子。在上拉驱动器210和下拉驱动器220中可以不存在电阻器。
[0043]参考图5，测试电极区的输出驱动器300可以包括上拉驱动器310以及下拉驱动器320。
[0044]通过第一阻抗校准码CNTP可以校准上拉驱动器310的电阻值。
[0045]通过第二阻抗校准码CNTN可以校准下拉驱动器320的电阻值。
[0046]输出驱动器300可以耦合至形成在存储器HBM的外部的直接存取球(DAB)，并且无源电阻器R1和R2可以分别连接至上拉驱动器310和下拉驱动器320，用于噪声防止。
[0047]由于物理区PHY的输出驱动器200与测试电极区的输出驱动器300之间的结构差异，当用于物理区PHY的输出驱动器200的阻抗匹配的阻抗校准信息用于测试电极区的输出驱动器300时，输出驱动器200与输出驱动器300之间可能发生阻抗失配。
[0048]根据一个实施例的存储系统100采用阻抗校准电路400，其单独执行物理区PHY的输出驱动器200和测试电极区的输出驱动器300的阻抗匹配操作，由此大体上防止输出驱动器200与输出驱动器