层叠型半导体装置的制造方法
【专利说明】层叠型半导体装置
[0001]相关申请的交叉引用
[0002]本申请要求于2014年9月5日在韩国知识产权局提交的申请号为10-2014-0118848的韩国专利申请的优先权，其全部公开内容通过弓|用整体合并于此。
技术领域
[0003]各种实施例涉及一种半导体装置，且更特别地，涉及一种层叠型半导体装置。
【背景技术】
[0004]当半导体装置执行写入操作(即将外部输入数据储存在内部存储区的操作)时，存在是表示时钟信号CK和选通信号DQS (根据写入操作的选通信号可以被称作WDQS)之间的关系的时序规范的tDQSS。
[0005]层叠型半导体装置可以具有其中层叠多个裸片的结构。
[0006]所述多个裸片之中，任何一个(例如最下部的裸片)可以被配置用来通过中间件等将从外部输入的数据和命令等传送到上部的裸片。
[0007]在写入操作中最下部的裸片需要域改变。即，最下部的裸片响应于选通信号(DQS)域来接收数据并响应于时钟信号(CK)域来内部处理数据。
[0008]因此，在半导体装置中，时序应当考虑tDQSS时序裕度来制作电路设计。
【发明内容】
[0009]本发明的一个实施例可以包括半导体装置，所述半导体装置包括第一裸片，所述第一裸片被配置用来根据选通信号来锁存并输出外部输入数据，用来检测选通信号的脉冲之中的有效脉冲，以及用来产生有效信号。半导体装置还可以包括第二裸片，所述第二裸片被配置用来响应于有效信号而将从第一裸片传送来的数据写入。
[0010]本发明的一个实施例可以包括半导体装置，所述半导体装置包括:第一裸片，被配置用来基于第一时间域来将外部输入数据对齐并输出，用来根据第一时间域和第二时间域来检测选通信号的脉冲之中的有效脉冲，以及用来产生有效信号。半导体装置还可以包括:第二裸片，被配置用来响应于有效信号而将从第一裸片传送来的数据写入。
[0011]本发明的一个实施例是其中层叠了多个裸片的半导体装置，其中多个裸片中的一个裸片可以被配置用来传送通过根据选通信号来对齐外部输入数据而得到的对齐数据。再者，所述多个裸片中的所述一个裸片可以被配置用来将通过检测选通信号的脉冲中的有效脉冲而得到的有效信号传送到多个裸片的剩余裸片。所述剩余裸片可以被配置用来根据有效信号而将对齐数据写入。
【附图说明】
[0012]图1是根据一个实施例的半导体装置的透视图；
[0013]图2是根据一个实施例的半导体装置100的框图；
[0014]图3是根据一个实施例的半导体装置101的框图；
[0015]图4是图3的有效周期信号发生单元410的电路图；以及
[0016]图5A到图5C是根据一个实施例的半导体装置101的操作时序图。
[0017]图6是采用根据本发明的一个实施例的存储控制器电路的系统的框图。
【具体实施方式】
[0018]在下文中，将通过一个实施例来参考附图对根据本发明的层叠型半导体装置进行详细的描述。此中，描述了能够独立于选通信号时序规范来执行数据写入操作的层叠型半导体装置。
[0019]参见图1，在根据一个实施例的半导体装置中，可以层叠多个裸片。
[0020]所述多个裸片可以包括基底裸片Base Die和核心裸片Core Die 0到Core Die3。
[0021]基底裸片可以包括PHY区和用作半导体装置的外部与核心裸片Core Die 0到Core Die 3之间接口的各种逻辑电路。
[0022]核心裸片Core Die 0到Core Die 3可以包括存储区以及用来执行数据处理的电路配置。
[0023]每个核心裸片可以包括多个存储体B0到B7以及输入/输出逻辑1281/0。
[0024]每个核心裸片可以划分为关于左边和右边存储体B0到B7 (出于方便的目的使用左边和右边)的通道。例如，核心裸片Core Die 0可以被划分为通道CH0和CH2。再者，核心裸片Core Die 3可以被划分为通道CH5和CH7。也示出了通道CH3、CH4和CH6。
[0025]基底裸片和核心裸片Core Die 0到Core Die 3可以通过电极(例如穿娃通孔TSV)相互电耦接以执行信号传输。
[0026]参见图2，根据一个实施例的半导体装置100可以包括基底裸片200和核心裸片300。
[0027]可以提供多个核心裸片300。此外，出于方便的目的，图2示出了一个核心裸片300。
[0028]基底裸片200和核心裸片300可以通过电极(TSV)相互电耦接。
[0029]基底裸片200可以包括第一到第三缓冲器210、220和230。基底裸片200还可以包括数据锁存器240、第一延迟单元250、写入标记发生单元260、第二延迟单元270、对齐单元280和驱动器290。
[0030]第一缓冲器210可以被配置用来接收来自半导体装置100的外部(比如CPU或者GPU)的数据DQ。
[0031 ] 第二缓冲器220可以被配置用来接收来自半导体装置100的外部的选通信号DQS。第二缓冲器还可以被配置用来产生选通脉冲DQSRP。
[0032]第三缓冲器230可以被配置用来接收来自半导体装置100的外部的命令CMD。
[0033]数据锁存器240可以被配置用来响应于选通(DQS)域(或者更具体地，选通脉冲DQSRP)来将通过第一缓冲器210输入的数据DQ对齐并输出。
[0034]第一延迟单元250可以被配置用来将数据锁存器240的输出延迟第一延迟时间。第一延迟单元250可以被配置用来输出被延迟的数据。
[0035]第一延迟单元250的第一延迟时间可以是与选通时序规范相对应的延迟时间。
[0036]选通时序规范可以是表示时钟信号CK和选通信号DQS之间的关系的时序规范tDQSSo
[0037]写入标记发生单元260可以被配置用来响应于时钟信号CK以及第三缓冲器230的输出来产生写入标记信号WT_FLAG。
[0038]写入标记发生单元260可以被配置用来响应于通过第三缓冲器230输入的命令CMD来将通过将时钟信号CK的脉冲宽度0.5tCK增大到UCK而得到的信号输出作为写入标记信号WT_FLAGo
[0039]第二延迟单元270可以被配置用来延迟写入标记信号WT_FLAG。再者，第二延迟单元270可以被配置用来产生被延迟的写入标记信号WT_FLAGD。
[0040]对齐单元280可以被配置用来响应于时钟(CK)域(即被延迟的写入标记信号WT_FLAGD)来将从第一延迟单元250输出的数据对齐并输出。
[0041]驱动器290可以被配置用来将从对齐单元280输出的数据驱动至穿通电极(TSV)。
[0042]核心裸片300可以包括管型锁存器310。
[0043]核心裸片300可以被配置用来响应于与选通脉冲DQSRP的被延迟的写入标记信号WT_FLAGD的激活周期相对应的脉冲来锁存从基底裸片200传送来的数据。
[0044]在根据前面提到的实施例的半导体装置100中，基底裸片200响应于选通(DQS)域来将外部输入数据对齐。基底裸片200还可以响应于时钟(CK)域来补偿tDQSS裕度并将被补偿的数据对齐以及将对齐的数据传送到核心裸片300。
[0045]因此，核心裸片300可以响应于选通脉冲DQSRP和被延迟的写入标记信号WT_FLAGD来在合乎tDQSS的时序接收数据。
[0046]参见图3，根据一个实施例的半导体装置101可以包括基底裸片400和核心裸片500。
[0047]可以提供多个核心裸片500。出于方便的目的，图4示出了一个核心裸片500。
[0048]核心裸片500可以被配置用来响应于有效信号VALID_DQS来写入数据。
[0049]基底裸片400可以被配置用来基于第一时间域(即选通(DQS)域)来将外部输入数据对齐。基底裸片400还可以被配置用来将对齐的数据传送到核心裸片500。
[0050]基底裸片400可以被配置用来基于选通(DQS)域和第二时间域(即时钟(CK)域)来产生有效信号VALID_DQS。基底裸片400还可以