半导体存储装置的制造方法
【专利说明】半导体存储装置
[0001][相关申请]
[0002]本申请享有以日本专利申请2014-187040号(申请日:2014年9月12日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
[0003]本实施方式涉及一种半导体存储装置。
【背景技术】
[0004]近年来，作为用于提高NAND (与非)型闪存的比特密度的方法，提出有将存储单元晶体管积层在半导体衬底的上方的3维积层型NAND闪存，所谓BiCS (Bit-Cost Scalable,比特可变成本)闪存的存储器。
【发明内容】
[0005]本发明的实施方式提供一种高品质半导体存储装置。
[0006]实施方式的半导体存储装置包括:具备多个存储单元晶体管的存储单元阵列，连接于多个所述存储单元晶体管的栅极电极的多条字线，对所述存储单元晶体管进行数据的写入的控制电路，以及存储连接于所述存储单元晶体管的每条字线的编程条件数据的寄存器，所述控制电路在接收第一指令前接收第二指令的情况下，使用存储在所述寄存器的所述编程条件数据，决定编程电压，基于所述第一指令，对特定所述字线施加编程电压。
【附图说明】
[0007]图1是表示第一实施方式的存储器系统的框图。
[0008]图2是表示第一实施方式的存储单元阵列的框图。
[0009]图3是表示第一实施方式的区块BLK0的电路图的一部分。
[0010]图4是表示第一实施方式的NAND串的剖面图。
[0011]图5(a)是表示第一实施方式的存储单元晶体管MT的阈值分布的初始状态。图5(b)是表示下位比特写入完成后的第一实施方式的存储单元晶体管MT的阈值分布。图5(c)是表示第一编程的上位比特写入、或者第二编程完成后的第一实施方式的存储单元晶体管MT的阈值分布。
[0012]图6是表不第一实施方式的页面的一例的图。
[0013]图7是表示第一实施方式的半导体存储装置的编程动作的流程图。
[0014]图8是表不第一实施方式的指令顺序的一例的图。
[0015]图9是表示第一实施方式的指令顺序的一例的图。
[0016]图10是表示第一实施方式的半导体存储装置的编程动作的流程图。
[0017]图11是表示第一实施方式的撷取动作时的图。
[0018]图12是表示第一实施方式的半导体存储装置的编程动作的流程图。
[0019]图13是表示第一实施方式的上位页面编程动作时的图。
[0020]图14(a)?(d)是表示决定第一实施方式的上位页面编程用的初始编程电压的方法的图。
[0021]图15(a)?(d)是表示决定第一实施方式的上位页面编程用的初始编程电压的方法的图。
[0022]图16是表示第一实施方式的半导体存储装置的编程动作的流程图。
[0023]图17是表不第一实施方式的下位页面编程动作时的图。
[0024]图18(a)?⑷是表示决定第一实施方式的下位页面编程用的初始编程电压的方法的图。
[0025]图19(a)?⑷是表示决定第一实施方式的下位页面编程用的初始编程电压的方法的图。
[0026]图20是表示第一实施方式的半导体存储装置的编程动作的流程图。
[0027]图21是表示第一实施方式的具体例的串单元的概略图。
[0028]图22 (a)、(b)是表示第一实施方式的具体例1及具体例2的编程动作所需的时间的图。
[0029]图23是表示第二实施方式的半导体存储装置的编程动作的流程图。
[0030]图24是表示第二实施方式的指令顺序的一例的图。
[0031]图25是表示第二实施方式的指令顺序的一例的图。
[0032]图26是表示第二实施方式的半导体存储装置的编程动作的流程图。
[0033]图27是表示第二实施方式的撷取动作时的图。
[0034]图28是表示第二实施方式的半导体存储装置的编程动作的流程图。
[0035]图29是表示第二实施方式的半导体存储装置的编程动作的流程图。
[0036]图30是表示第三实施方式的存储器系统的框图。
[0037]图31是表示第三实施方式的指令顺序的一例的图。
[0038]图32是表示第四实施方式的存储器系统的框图。
[0039]图33是表示第四实施方式的编程动作的概要的图。
[0040]图34是表示第四实施方式的半导体存储装置的编程动作的流程图。
[0041]图35是表示第四实施方式的半导体存储装置的编程动作的流程图。
[0042]图36是表示第四实施方式的半导体存储装置的编程动作的流程图。
[0043]图37是表示第四实施方式的半导体存储装置的编程动作的流程图。
[0044]图38是表示第四实施方式的指令顺序的一例的图。
【具体实施方式】
[0045]以下参照附图对实施方式进行说明。另外，以下说明中，对具有大致相同的功能及构成的构成要素附上相同符号，仅在需要时进行重复说明。而且，以下所示的各实施方式是例示用以将本实施方式的技术思想具体化的装置或方法者，实施方式的技术思想并未将构成零件的材质、形状、结构、配置等特定为下述内容。实施方式的技术思想可在权利要求书范围内添加各种变更。
[0046]而且，以下，作为NAND闪存的一例，列举3维积层型NAND闪存来说明各实施方式。
[0047](第一实施方式)
[0048]<存储器系统>
[0049]使用图1对第一实施方式的存储器系统进行说明。
[0050]第一实施方式的存储器系统100具有存储器控制器(memory controller) 110、及NAND闪存(非易失性半导体存储装置)120。另外，存储器系统100也可包含主机设备200。
[0051]<存储器控制器>
[0052]存储器控制器110 包含主机接口 (Host interface) 11U RAM (Random AccessMemory，随机存取存储器)112、ECC(Error Correcting Code,错误校正码)电路113、CPU (Central Processing unit，中央处理器)114、R0M(Read Only Memory，只读存储器)115、及闪存接口 (Flash memory interface) 116。
[0053]存储器控制器110将NAND闪存120的动作所需的指令等输出到NAND闪存120。存储器控制器110通过将该指令输出到NAND闪存120而进行从NAND闪存120的数据读出(读取)、向NAND闪存120的数据的写入(写入动作包含多个循环、1个循环包含编程动作与编程验证动作)、或者NAND闪存120的数据的删除等。
[0054]主机接口 111经由数据总线而与个人计算机等主机设备(简称作主机等)200连接。经由该主机接口 111，在主机设备200与存储器系统100之间进行数据的收发等。
[0055]RAM112例如为易失性存储器，存储用于例如CPU114进行动作的动作程序等。
[0056]ECC电路113在从主机设备200接收到数据的情况下，对接收数据附加错误校正码。而且，ECC电路113将附加了错误校正码的数据供给到例如闪存接口 116。而且，ECC电路113经由闪存接口 116接收从NAND闪存120供给的数据。而且，ECC电路113使用错误校正码对来自NAND闪存120的接收数据进行错误校正。而且，ECC电路113对主机接口111供给进行了错误校正的数据。
[0057]CPU114进行存储器系统100整体的动作。CPU114基于存储在RAM112及R0M115的数据控制NAND闪存120。另外，如所述那样，在主机设备200包含于存储器系统100的情况下，CPU114也进行存储器系统100整体的动作。
[0058]R0M115为非易失性存储器，存储用于例如CPU114动作的动作程序等。
[0059]闪存接口 116上经由数据总线而连接着NAND闪存120。
[0060]<NAND 闪存>
[0061 ] NAND闪存120包括输入输出缓冲器(Input/Output buffer) 121、控制电路(Control Circuit) 122、列地址缓冲器 / 列解码器(Column address buffer/Columndecoder) 123、失效比特计数器电路(Fail bit counter circuit) 124、数据锁存电路(DataLatch Circuit) 125、感测放大器(Sense Amplifier) 126、行地址缓冲器(Row AddressBuffer) 127、行解码器(Row Decoder) 128 及存储单元阵列(Memory Cell Array) 130。
[0062]存储单元阵列130为多个非易失性存储单元晶体管相对于半导体衬底在垂直方向上积层而成的3维非易失性半导体存储装置。关于存储单元阵列130的详细构成将于以后进彳丁叙述。
[0063]感测放大器126在数据的读出动作时，在SEN节点(未图示)处感测从存储单元晶体管读出到比特线的数据。而且，感测放大器126在数据的写入动作时，在感测放大器的SEN节点设定与编程数据相应的编程电压。对存储单元阵列130的数据的读出及写入以多个存储单元晶体管单位(后述的页面单位)进行。感测放大器126接收从列地址缓冲器/列解码器123输入的比特线选择信号，并经由比特线选择晶体管(未图示)选择并驱动比特线BL中的任一者。
[0064]另外，写入动作包括:将电荷注入到存储单元晶体管MT的电荷蓄积层而使阈值上升的编程电压施加动作(也称作编程动作等)，及确认作为该编程电压施加动作的结果的阈值分布的变化的编程验证动作。
[0065]数据锁存电路125包括分别包含SRAM等的第一高速缓存(cache) 125a、第二高速缓存125b及第三高速缓存125c。第一高速缓存125a、第二高速缓存125b及第三高速缓存125c分别存储从存储器控制器110供给的数据或由感测放大器126侦测的验证结果等。而且，第一高速缓存125a、第二高速缓存125b及第三高速缓存125c分别保持1页面量的数据。关于页面的定义将于以后进行叙述。
[0066]失效比特计数器电路124根据存储在数据锁存电路125的验证的结果而对编程未完成的比特数进行计数。
[0067]列地址缓冲器/列解码器123暂时地存储从存储器控制器110经由输入输出缓冲器121而输入的列地址信号。而且，将依据列地址信号选择比特线BL中的任一者的选择信号输出到感测放大器126。
[0068]行解码器128对经由行地址缓冲器127输入的行地址信号进列解码，选择并驱动存储单元阵列的字线WL及选择栅极线SGD、SGS。而且，该行解码器128具有选择存储单元阵列130的区块的部分与选择页面的部分。
[0069]再者，第一实施方式的NAND闪存120具有未图不的外部输入输出端子1/0，经由该外部输入输出端子I/O进行输入输出缓冲器121与存储器控制器110的数据的授受。经由外部输入输出端子I/O而输入的地址信号经由行地址缓冲器127输出到行解码器128及列地址缓冲器/列解码器123。
[0070]控制电路122基于经由存储器控制器110而供给的各种外部控制信号(芯片赋能信号CEn、写入赋能信号WEn、读出赋能信号REn、指令锁存赋能信号CLE、地址锁存赋能信号ALE等)与指令CMD，控制数据的编程及删除的顺序及读取动作。
[0071]而且，控制电路122具备寄存器122a、122b及122c，存储后述的编程条件数据、及与由失效比特计数器电路124计数的值相关的值等控制电路122进行运算所需的值。
[0072]寄存器122a存储后述的规定值NCHK_PV等，寄存器122b存储规定值NML2V_PV等。而且，寄存器122c存储从后述的样品串、或者下位页面读取的信息(例如8比特信息)等。
[0073]而且，控制电路122基于存储在寄存器122c的编程条件数据，决定编程动作时使用的初始编程电压。
[0074]而且，控制电路122将编程未完成的比特数与所设定的容许失效比特数进行比较，判断编程动作通过(pass)还是失效(fail)。而且，控制电路122在内部具备对编程脉冲施加次数进行计数的循环计数器。
[0075]<存储单元阵列>
[0076]其次，使用图2?图4对第一实施方式的存储单元阵列130的构成的详情进行说明。
[0077]如图2所示，存储单元阵列130具备多个非易失性存储单元晶体管，分别与字线及比特线相关联。而且，存储单元阵列130具备多个非易失性存储单元晶体管的集合即多个(图 2 中图示 3个)区块 BLK(BLK0，BLK1，BLK2，…)。
[0078]区块BLK分别具备串联连接着存储单元晶体管的NAND串131。而且，存储单元阵列130具备NAND串131的集合即多个串单元SU(SU0，SU1，SU2，…)。当然，存储单元阵列130内的区块数或1区块BLK内的串单元数为任意。
[0079]于区块BLK0中，图3所示的列的构成在纸面垂直方向上设置多个。第一实施方式中，区块BLK0包含例如4个串单元SU(SU0?SU3)。而且，各个串单元SU在图3的纸面垂直方向上包含多个NAND串131。其他区块BLK也具有与区块BLK0相同的构成。
[0080]NAND串131分别包含例如48个存储单元晶体管MT(ΜΤ0?MT47)、及选择晶体管ST1、ST2。存储单元晶体管MT具备包含控制栅极及电荷蓄积层的积层栅极，将数据非易失性地加以保持。再者，存储单元晶体管MT的个数并不限定于48个，可为8个、16个、32个、64个、128个等，其数量未作限定。而且，在未将存储单元晶体管ΜΤ0?MT47加以区分的情况下，简称作存储单元晶体管MT。
[0081]多个存储单元晶体管MT以串联连接的方式配置于选择晶体管ST1、ST2间。
[0082]串单元SU0?SU3的各自的选择晶体管ST1的栅极分别连接于选择栅极线S⑶0?S⑶3，选择晶体管ST2的栅极分别连接于选择栅极线SGS0?SGS3。与此相对，位于同一区块BLK0内的存储单元晶体管ΜΤ0?MT47的控制栅极分别共同地连接于字线WL0?WL47。另外，在未对字线WL0?WL47加以区分的情况下，简称作字线WL。
[0083]S卩，字线WL0?WL47共同地连接于同一区块BLK0内的多个串单元SU0?SU3间，与此相对，选择栅极线S⑶、SGS即便位于同一区块BLK0内也针对每个串单元SU0?SU3而独立。
[0084]而且，在存储单元阵列130内矩阵状地配置的NAND串131中的位于同一行的NAND串131的选择晶体管ST1的另一端共同地连接于任一比特线BL(BL0?BL(L_1)，(L-1)为1以上的自然数)。即，比特线BL在多个区块BLK间将NAND串131共同地连接。而且，选择晶体管ST2的电流路径的另一端共同地连接于源极线SL。源极线SL例如在多个区块间将NAND串131共同地连接。
[0085]如所述那样，位于同一区块BLK内的存储单元晶体管MT的数据被一次性地删除。与此相对，数据的读取及编程是针对任一区块BLK的任一串单元SU中的共同地连接于任一字线WL的多个存储单元晶体管MT而一次性进行。这样，将一次性写入的单位称作“页面”。
[0086]接下来，使用图4，对存储单元阵列130的剖面结构的一例进行简单说明。图4所示的结构在记载图4的纸面的深度方向(D2方向)上排列多个，且他们共有字线WL、选择栅极线SOT及SGS，从而形成着1个串单元SU。
[0087]在未图示的半导体衬底上方形成着源极线SL10。而且，如图4所示，在源极线SL10的上方，形成着作为选择栅极线SGS发挥功能的导电膜21a。而且，在导电膜(例如多晶硅膜)21a上，形成着作为字线WL发挥功能的多个导电膜(例如多晶硅膜)25。此外，在导电膜25上方形成着作为选择栅极线SGD发挥功能的导电膜(例如多晶硅膜)21b。而且，以将各导电膜21a、21b及25分别在D3方向上电性分离的方式，将电极间绝缘膜形成于各导电膜21a、21b及25间。更具体而言，导电膜25与电极间绝缘膜在D3方向上交替地积层。
[0088]而且，在所述导电膜21a、21b、25及电极间绝缘膜上，形成着沿相对于半导体衬底表面垂直的方向(D3方向:与D2方向正交的方向)延伸的存储器电洞。本说明书中，将与D1方向(与D2方向、及D3方向正交的方向)及D2方向平行的平面的存储器电洞的直径称作MH径。第一实施方式中，在导电膜21a、21b、25及电极间绝缘膜等多层膜上形成存储器电洞。该情况下，多层膜的上层区域比下层区域更多地被蚀刻。因此，上层区域的存储器电洞的MH径大于下层区域的存储器电洞的MH径。存储器电洞的蚀刻距离(D3方向)越长，该MH径的差越显著。
[0089]在形成于成为该选择晶体管ST2的区域的存储器电洞的内壁，依次形成着栅极绝缘膜22a、及半导体层20a，从而形成柱状结构。
[0090]在形成于成为存储单元晶体管的区域的存储器电洞的内壁，依次形成着区块绝缘膜24、电荷蓄积层(绝缘膜)23及栅极绝缘膜22b、半导体层20b，从而形成柱状结构。
[0091]在形成于成为选择晶体管ST1的区域的存储器电洞的内壁，依次形成着栅极绝缘膜22c、及半导体层20c，从而形成柱状结构。
[0092]半导体层20b是在存储单元晶体管MT的动作时形成通道的区域。此外，在半导体层20c上形成着比特线层30。
[0093]关于存储单元阵列130的构成，例如记载于题为“三维积层非易失性半导体存储器”的2009年3月19日申请的美国专利申请案12/407，403号中。而且，记载于题为“三维积层非易失性半导体存储器”的2009年3月18日申请的美国专利申请案12/406，524号、题为“非易失性半导体存储装置及其制造方法”的2010年3月25日申请的美国专利申请案12/679，991号、以及题为“半导体存储器及其制造方法”的2009年3月23日申请的美国专利申请案12/532,030号中。这些专利申请案的整体通过参照而引用于本申请案说明书中。
[0094]<存储单元晶体管的阈值分布>
[0095]其次，使用图5 (a)、图5 (b)及图5 (c)，对本实施方式的存储单元晶体管MT的可采取的阈值分布进行说明。
[0096]图5 (a)、图5 (b)及图5 (c)所示存储单元晶体管MT可根据其阈值而保持例如2比特的数据。该2比特数据依据阈值由低到高的顺序，例如为“E”电平(level)、“A”电平、“B”电平、及“C”电平。而且，各电平具有上位比特及下位比特的2比特的地址。例如“E”电平被赋予编号