三维半导体存储器器件的制作方法
【技术领域】
[0001]本发明构思涉及三维半导体存储器器件。
【背景技术】
[0002]已经提出了包括存储器单元的三维半导体存储器器件。为了增大半导体存储器器件的集成密度，存储器单元在垂直方向上堆叠在彼此上。然而，当存储器单元在垂直方向上堆叠时，会难以提供均一的操作特性。
【发明内容】
[0003]根据本发明构思的示范性实施例，一种三维半导体存储器器件包括堆叠结构、垂直半导体图案、公共源极区以及阱拾取区。堆叠结构设置在第一导电类型的半导体层上。每个堆叠结构包括垂直地堆叠在彼此上的电极并在第一方向上延伸。垂直半导体图案穿过堆叠结构。第二导电类型的公共源极区设置在半导体层中。至少一个公共源极区设置在两个相邻的堆叠结构之间。至少一个公共源极区在第一方向上延伸。第一导电类型的阱拾取区设置在半导体层中。至少一个阱拾取区邻近至少一个堆叠结构的两端。
[0004]根据本发明构思的示范性实施例，一种三维半导体存储器器件包括单元阵列结构和阱拾取区。单元阵列结构包括堆叠结构、垂直结构和公共源极区。堆叠结构在第一导电类型的半导体层上彼此平行地延伸。垂直结构穿过堆叠结构。第二导电类型的公共源极区设置在堆叠结构之间的半导体层中，平行于多个堆叠结构延伸。第一导电类型的阱拾取区形成在单元阵列结构周围的半导体层中。
[0005]根据本发明构思的示范性实施例，一种三维半导体存储器器件包括电压发生器、堆叠结构、公共源极区以及阱拾取区。电压发生器产生擦除电压。堆叠结构设置在第一导电类型的半导体层上。在第一方向上延伸的每个堆叠结构包括垂直地堆叠在彼此上的电极。第二导电类型的公共源极区设置在半导体层中。在第一方向上延伸的公共源极区设置在两个相邻的堆叠结构之间。第一导电类型的阱拾取区设置在半导体层中。多个阱拾取区中的至少两个阱拾取区邻近堆叠结构的两端。至少两个阱拾取区电连接到电压发生器以在擦除操作期间接收擦除电压。
【附图说明】
[0006]通过参照附图详细描述本发明构思的示范性实施例，本发明构思的这些和其他的特征将变得更加明显，附图中:
[0007]图1示出根据本发明构思的示范性实施例的三维半导体存储器器件的布局；
[0008]图2是根据本发明构思的示范性实施例的三维半导体存储器器件的框图；
[0009]图3是根据本发明构思的示范性实施例的三维半导体存储器器件的单元阵列的电路图；
[0010]图4是根据本发明构思的示范性实施例的三维半导体存储器器件的单元阵列的透视图；
[0011]图5是根据本发明构思的示范性实施例的三维半导体存储器器件的示意性俯视平面图；
[0012]图6是图5的三维半导体存储器器件的单元区的俯视平面图；
[0013]图7A是沿图6中的线Ι-Γ截取的截面图；
[0014]图7B是图7A中的部分“A”的放大图。
[0015]图8是根据本发明构思的示范性实施例的三维半导体存储器器件的单元区的俯视平面图；
[0016]图9A是沿图8中的线ΙΙ-ΙΓ截取的截面图；
[0017]图9B是图9A中的部分“A”的放大图；
[0018]图10A、10B、11和12示出根据示范性实施例的图8的三维半导体存储器器件的修改示例；
[0019]图13是根据本发明构思的示范性实施例的三维半导体存储器器件的单元区的俯视平面图；
[0020]图14是沿图13中的线ΙΙΙ-ΙΙΓ截取的截面图；
[0021]图15是根据本发明构思的示范性实施例的三维半导体存储器器件的单元区的俯视平面图；
[0022]图16是沿图15中的线IV-1V’截取的三维半导体存储器器件的截面图；
[0023]图17是根据本发明构思的示范性实施例的三维半导体存储器器件的单元区的俯视平面图；
[0024]图18是沿图15中的线V-V’截取的三维半导体存储器器件的截面图；
[0025]图19和20示出根据本发明构思的示范性实施例的图17的三维半导体存储器器件的修改示例；
[0026]图21示出根据本发明构思的示范性实施例的三维半导体存储器器件的擦除操作；
[0027]图22示出根据本发明构思的示范性实施例的三维半导体存储器器件的擦除操作；
[0028]图23示出根据本发明构思的示范性实施例的三维半导体存储器器件的擦除操作；
[0029]图24是示出在根据本发明构思的示范性实施例的三维半导体存储器器件的擦除操作期间的电压条件的时序图；
[0030]图25是示出包括根据本发明构思的示范性实施例的三维半导体存储器器件的存储器系统的示范性框图；
[0031]图26是示出包括根据本发明构思的示范性实施例的三维半导体存储器器件的存储卡的示范性框图；以及
[0032]图27是示出包括根据本发明构思的示范性实施例的三维半导体存储器器件的数据处理系统的示范性框图。
【具体实施方式】
[0033]下面将参照附图详细描述本发明的示范性实施例。然而，本发明构思可以以不同的形式实施，而不应被解释为限于这里阐述的实施例。在附图中，为了清晰，层和区域的厚度可以被夸大。还将理解，当称一个元件在另一个元件或基板上时，它可以直接在另一个元件或基板上，或者还可以存在插入的层。还将理解，当称一个元件“联接到”或“连接到”另一个元件时，它可以直接联接到或连接到另一个元件，或者还可以存插入的元件。同样的附图标记可以在说明书和附图中始终指示同样的元件。
[0034]图1示出根据本发明构思的示范性实施例的三维半导体存储器器件的布局，图2是根据本发明构思的示范性实施例的三维半导体存储器器件的框图。
[0035]参照图1，半导体存储器器件包括单元阵列区CAR和周边电路区。周边电路区包括行译码器区ROW DCR、页缓冲区PBR和列译码器区COL DCR0接触区CTR设置在单元阵列区CAR和行译码器区ROW DCR之间。
[0036]参照图1和2，包括存储器单元的存储器单元阵列I设置在单元阵列区CAR中。存储器单元阵列I包括存储器单元以及电连接到存储器单元的字线和位线。存储器单元阵列I包括存储器块BLKO?BLKn。存储器块BLKO至BLKn的每个可以对应于数据擦除单元。后面将参照图3和图4详细描述存储器单元阵列I。
[0037]行译码器2可以设置在行译码器区ROW DCR中并选择存储器单元阵列I的字线。互连结构可以设置在接触区CTR中以将存储器单元阵列I和行译码器2电连接到彼此。行译码器2根据地址信息选择存储器单元阵列I中的存储器块BLKO?BLKn中的一个并选择所选择的存储器块的字线中的一个。响应于控制电路(未示出)的控制信号，行译码器2可以将从电压发生器电路(未示出)产生的字线电压提供到选择的字线和未选择的字线。
[0038]用于读取保存在存储器单元中的数据的页缓冲器3可以设置在页缓冲器区PBR中。根据操作方式，页缓冲器3可以临时地存储将存储在存储器单元中的数据或可以检测存储在存储器单元中的数据。例如，页缓冲器3可以在编程操作模式中用作写驱动器电路并在读操作模式中用作检测放大电路。
[0039]列译码器4可以设置在列译码器区COL DCR中并电连接到存储器单元阵列I的位线。列译码器4可以提供页缓冲器3和外部设备(例如，存储器控制器)之间的数据传输路径。
[0040]图3是根据本发明构思的示范性实施例的三维半导体存储器器件的单元阵列的电路图。
[0041]参照图3，根据示范性实施例的半导体存储器器件的单元阵列包括公共源极线CSL、位线BL以及设置在公共源极线CSL和位线BL之间的单元串CSTR。
[0042]位线BL被二维地布置。单元串CSTR平行地连接到每个位线BL。单元串CSTR共同地连接到公共源极线CSL。例如，单元串CSTR布置在位线BL和一个公共源极线CSL之间。公共源极线CSL提供为多个并被二维地布置。电压可以共同地施加于公共源极线CSL。可选地，电压可以独立地施加于每个公共源极线CSL。
[0043]每个单元串CSTR可以包括连接到公共源极线CSL的接地选择晶体管GST、连接到位线BL的串选择晶体管SST以及设置在接地选择晶体管GST和串选择晶体管SST之间的存储器单元晶体管MCT。接地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可以串联连接到彼此。
[0044]公共源极线CSL可以共同地连接到接地选择晶体管GST的源极。接地选择线GSL、字线WLO?WL3以及设置在公共源极线CSL和位线BL之间的串选择线SSL可以分别用作接地选择晶体管GST的栅电极、存储器单元晶体管MCT的栅电极和串选择晶体管SST的栅电极。每个存储器单元晶体管MCT可以包括数据存储元件。
[0045]图4是根据本发明构思的示范性实施例的三维半导体存储器器件的单元阵列的透视图。
[0046]参照图4，图3的公共源极线CSL对应于形成在基板10中的杂质区130。可选地，图3的公共源极线CSL对应于设置在基板10上的导电薄膜。位线BL被二维地布置，单元串CSTR平行地连接到每个位线BL。单元串CSTR被二维地布置在基板10上。例如，单元串CSTR布置在y方向上。每个单元串CSTR与其他的单元串CSTR间隔开。每个单元串CSTR在X方向上延伸。
[0047]每个单元串CSTR包括接地选择线GSLl和GSL2、字线WLO?WL3以及串选择线SSLl和SSL2。单元串CSTR设置在公共源极线CSL和位线BL之间。两个串选择线SSLl和SSL2可以构成图3的串选择线SSL，两个接地选择线GSLl和GSL2可以构成图3的接地选择线GSL。接地选择线GSLl和GSL2、字线WLO?WL3和串选择线SSLl和SSL2可以是堆叠在基板10上的导电图案，用作对应晶体管GST、MCT和SST的栅电极。
[0048]每个单元串CSTR包括垂直结构VS。垂直结构VS在基板10和位线BL之间垂直地延伸。公共源极区130可以通过垂直结构VS电连接到位线BL。垂直结构VS形成为穿过接地选择线GSLl和GSL2、字线WLO?WL3、以及串选择线SSLl和SSL2。例如，垂直结构VS穿过堆叠在基板10上的导电图案GSLl和GSL2、WL0?WL3以及SSLl和SSL2。
[0049]垂直结构VS可以由半导体材料形成。垂直结构VS包括连接到基板10的第一半导体图案SPl以及设置在第一半导体图案SPl和数据存储层DS之间的第二半导体图案SP2。垂直结构VS包括形成在它们的上端上的杂质区D。例如，漏极区D设置在垂直结构VS的上端。
[0050]数据存储层DS可以设置在字线WLO?WL3与垂直结构VS之间。数据存储层DS可以是电荷存储层。例如，数据存储层DS可以包括陷阱绝缘层、浮置栅电极和包括导电的纳米点的绝缘层中的一个。存储在数据存储层中的数据可以使用由包括半导体材料的垂直结构VS与字线WLO?WL3之间的电压差引起的Fowler-Nordheim隧穿(FN隧穿)而改变。可选地，数据