直结构VS。
[0130]图25是示出包括根据本发明构思的示范性实施例的三维半导体存储器器件的存储器系统1100的示意方框图。如所示的，存储器系统1100可以应用于个人数字助理(PDA)、便携式计算机、上网本、无线电话、移动电话、数字音乐播放器、存储卡、或能够在无线环境中发送和/或接收数据的所述有装置。
[0131]存储器系统1100包括输入/输出器件(I/O器件)诸如键区、键盘和显示器件、存储器1130、接口 1140和总线1150。存储器1130和接口 1140通过总线1150相互通讯。
[0132]控制器1110包括微处理器、数字信号处理器、微控制器和能够进行与其类似的功能的其他处理器件中的至少一个。存储器1130可以用于存储由控制器1110执行的命令。I/O器件1120可以从存储器系统1100的外部接收数据或信号或输出数据或信号到存储器系统1100的外部。例如，I/O器件1120可以包括键盘、键区和显示装置。
[0133]存储器1130可以包括根据本发明构思的示范性实施例的闪速存储器器件。存储器1130还可以包括不同类型的存储器器件、可随机访问的非易失性存储器器件和各种类型的存储器器件。
[0134]接口 1140可以发送数据到通信网络或从通信网络接收数据。
[0135]图26是示出包括根据本发明构思的示范性实施例的三维半导体存储器器件的存储卡1200的示意方框图。存储卡1200被提供以支持大量数据存储能力。如所示的，根据本发明构思的示范性实施例的闪速存储器器件1210安装在存储卡1200上。存储卡1200可以包括配置为控制主机和闪速存储器件1210之间的全部数据交换的存储器控制器1200。
[0136]静态随机存取存储器(SRAM) 1221可以用作处理单元1222的运行存储器。使用数据交换协议，主机接口(主机I/F) 1223可以和连接到存储卡1200的主机通讯。错误校验码(ECC)块1224可以检测并校正包括在从闪速存储器器件1210读取的数据中的错误。存储器接口(存储器I/F) 1225可以与闪速存储器器件1210对接。处理单元(CPU) 1222可以执行用于存储器控制器1220的数据交换的全部控制操作。存储卡1200还可以包括存储用于与主机对接的代码数据的只读存储器(ROM)(未示出)。
[0137]图27是示出包括根据本发明构思的示范性实施例的三维半导体存储器器件的数据处理系统1300的示意方框图。根据本发明构思的示范性实施例的存储器系统1310被安装在数据处理系统诸如移动装置或台式计算机上。数据处理系统1300可以包括连接到系统总线1360的存储器系统1310和调制解调器1320、中央处理器(CPU) 1330、随机存取存储器(RAM) 1340和用户接口 1350。存储器系统1310可以配置为具有与上述存储器系统基本上相同的结构。由CPU 1330处理的数据或外部输入数据可以存储在存储器系统1310中。存储器系统1310可以使用固态盘(SSD)配置。在这种情况下，数据处理系统1300可以存储大量数据在存储器系统1310中。随着可靠性被提高，存储器系统1310可以节省提供高速数据交换功能到数据处理系统1300所需要的错误校正中消耗的资源。数据处理系统1300还可以包括应用芯片组、照相机图像处理器(CIS)和输入/输出器件。
[0138]根据本发明构思的示范性实施例的存储器器件或存储器系统可以以各种形式封装。例如，存储器器件或存储器系统可以通过如下之一来封装:层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件中管芯(die in waffle pack)、晶圆式管芯(die in wafer form)、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(wafer-level fabricated package, WFP)和晶圆级处理堆叠封装(WSP)。
[0139]根据本发明构思的示范性实施例，单元阵列结构可以设置在薄的水平半导体层上。薄的水平半导体层可以垂直地设置在周边逻辑结构上。单元阵列结构可以包括在一个方向上延伸的堆叠结构，公共源极区可以形成在水平半导体层中以在两个相邻的堆叠结构之间平行于堆叠结构延伸。邻近于每个堆叠结构的两端的阱拾取区可以形成在水平半导体层中。因此，从阱拾取区提供的空穴可以从阱拾取区提供到垂直结构以提高擦除操作性能。
[0140]虽然已经参照其示范性实施例示出和描述了本发明构思，但是对于本领域普通技术人员将是显然的，可以在其中进行形式和细节上的各种变化而不背离本发明构思的精神和范围，本发明构思的范围由权利要求书限定。
[0141]本申请要求于2013年11月26日在韩国知识产权局提交的韩国专利申请N0.10-2013-0144650的优先权，其公开内容通过引用整体结合于此。
【主权项】
1.一种三维半导体存储器器件，包括: 多个堆叠结构，形成在第一导电类型的半导体层上，其中每个所述堆叠结构包括垂直地堆叠在彼此上的多个电极并在第一方向上延伸； 多个垂直半导体图案，穿过所述多个堆叠结构； 第二导电类型的多个公共源极区，设置在所述半导体层中，其中所述多个公共源极区中的至少一个公共源极区设置在所述多个堆叠结构中的两个相邻的堆叠结构之间，所述至少一个公共源极区在所述第一方向上延伸；以及 第一导电类型的多个阱拾取区，设置在所述半导体层中，其中所述多个阱拾取区中的至少两个阱拾取区邻近所述多个堆叠结构中的至少一个堆叠结构的两端。
2.如权利要求1所述的三维半导体存储器器件，其中所述至少一个公共源极区和所述至少一个阱拾取区的垂直深度等于所述半导体层的厚度。
3.如权利要求1所述的三维半导体存储器器件，其中所述至少一个拾取区设置在所述多个公共源极区中的两个相邻的公共源极区之间。
4.如权利要求1所述的三维半导体存储器器件，其中所述多个阱拾取区包括设置在所述至少一个堆叠结构下面的至少一个阱拾取区。
5.如权利要求1所述的三维半导体存储器器件，还包括: 周边逻辑结构，包括下填充绝缘层和周边电路，其中所述下填充绝缘层覆盖所述周边电路， 其中所述半导体层设置在所述下填充绝缘层的上表面上。
6.如权利要求5所述的三维半导体存储器器件，其中所述多个垂直半导体图案中的至少一个包括下半导体图案和上半导体图案，其中所述下半导体图案设置在所述多个电极中的最下面的电极的侧壁上，所述上半导体图案设置在所述下半导体图案的上表面上。
7.如权利要求6所述的三维半导体存储器器件，其中所述下半导体图案穿过所述半导体层以与所述下填充绝缘层接触。
8.如权利要求5所述的三维半导体存储器器件，还包括: 连接接触插塞，穿过所述半导体层以将所述周边逻辑结构和所述多个堆叠结构电连接到彼此。
9.一种三维半导体存储器器件，包括: 单元阵列结构，包括在第一导电类型的半导体层上彼此平行地延伸的多个堆叠结构、穿过所述多个堆叠结构的多个垂直结构、设置在所述多个堆叠结构之间的所述半导体层中并平行于所述多个堆叠结构延伸的第二导电类型的多个公共源极区；和 第一导电类型的多个阱拾取区，设置在所述单元阵列结构周围的所述半导体层中。
10.如权利要求9所述的三维半导体存储器器件，其中所述多个阱拾取区中的至少一个阱拾取区包括与所述半导体层的底表面间隔开的底表面，其中所述多个公共源极区中的至少一个公共源极区包括与所述半导体层的底表面间隔开的底表面。
11.如权利要求10所述的三维半导体存储器器件，其中所述至少一个公共源极区包括从所述半导体层生长的外延图案。
12.如权利要求11所述的三维半导体存储器器件，还包括: 侧壁绝缘间隔物，设置在所述外延图案与所述多个堆叠结构中的至少一个之间。
13.如权利要求9所述的三维半导体存储器器件，还包括: 周边逻辑结构，包括下填充绝缘层和周边电路，其中所述下填充绝缘层覆盖所述周边电路。
14.如权利要求13所述的三维半导体存储器器件，还包括: 连接接触插塞，穿过所述半导体层以将所述周边逻辑结构和所述单元阵列结构电连接到彼此。
15.如权利要求13所述的三维半导体存储器器件，其中所述多个垂直半导体图案中的至少一个垂直半导体图案包括下半导体图案和上半导体图案，其中所述下半导体图案设置在所述多个电极中的最下面的电极的侧壁上，所述上半导体图案设置在所述下半导体图案的上表面上。
16.一种三维半导体存储器器件，包括: 电压发生器，配置为产生擦除电压； 多个堆叠结构，设置在第一导电类型的半导体层上，其中每个堆叠结构包括垂直地堆叠在彼此上并在第一方向上延伸的多个电极； 第二导电类型的多个公共源极区，设置在所述半导体层中，其中所述多个公共源极区中的至少一个公共源极区设置在所述多个堆叠结构中的两个相邻的堆叠结构之间，所述至少一个公共源极区在所述第一方向上延伸；以及 第一导电类型的多个阱拾取区，设置在所述半导体层中，其中所述多个阱拾取区中的至少两个阱拾取区邻近所述多个堆叠结构中的至少一个堆叠结构的两端， 其中所述至少两个阱拾取区被电连接到所述电压发生器以在擦除操作期间接收擦除电压。
17.如权利要求16所述的三维半导体存储器器件，其中所述多个公共源极区在所述三维半导体存储器器件的读或编程操作期间电连接到接地电压。
18.如权利要求16所述的三维半导体存储器器件，其中第一电导类型的杂质被分别以第一浓度和第二浓度掺杂到所述半导体层和所述多个阱拾取区中，其中所述第二浓度大于所述第一浓度。
19.如权利要求16所述的三维半导体存储器器件，其中所述至少一个公共源极区还在所述至少一个堆叠结构的端部下面延伸。
20.如权利要求16所述的三维半导体存储器器件，其中所述多个阱拾取区包括邻近于至少一个公共源极区的两端的至少两个阱拾取区。
【专利摘要】本发明提供了一种三维半导体存储器器件。三维半导体存储器器件包括堆叠结构、垂直半导体图案、公共源极区以及阱拾取区。堆叠结构设置在第一导电类型的半导体层上。每个堆叠结构包括垂直地堆叠在彼此上的电极并在第一方向上延伸。垂直半导体图案穿过堆叠结构。第二导电类型的公共源极区设置在半导体层中。至少一个公共源极区设置在两个相邻的堆叠结构之间。至少一个公共源极区在第一方向上延伸。第一导电类型的阱拾取区设置在半导体层中。至少一个阱拾取区邻近至少一个堆叠结构的两端。
【IPC分类】H01L27-115
【公开号】CN104681561
【申请号】CN201410696386
【发明人】申有哲, 金泓秀, 沈载星
【申请人】三星电子株式会社
【公开日】2015年6月3日
【申请日】2014年11月26日
【公告号】US20150145015