专利名称：具有片内终止功能的半导体存储器芯片的制作方法
技术领域：
本发明涉及一种诸如动态随机存取存储器(DRAM)芯片之类的半导体存储器芯片，具体地，涉及一种具有片内终止(On-DieTermination，ODT)功能的半导体存储器芯片。
背景技术：
如合并在此以作参考的US 7,102,200 B2中所述，高频工作时，良好的信号完整性需要终止电路。
作为相关技术，EP 1 308 849 A2公开了一种具有有源终止电路的存储器电路，其全部内容合并在此，以作参考。公开的电路包括信号端子、同步输入缓冲器、异步输入缓冲器和开关电路。同步输入缓冲器具有与信号端子耦合的输入。异步输入缓冲器具有与信号端子耦合的另一输入。开关电路根据存储器电路的工作模式，选择性地输出同步输入缓冲器的输出，或异步输入缓冲器的另一输出。
但是，根据EP 1 308 849的公开内容，可能出现同步输入缓冲器发生故障的问题。因此，需要可以以更高的精确度工作的电路。
发明内容
根据本发明一个方面，具有片内终止(ODT)功能的半导体存储器芯片包括延迟锁定环(DLL)电路、同步电路、异步电路、选择信号发生器和选择器。将DLL电路配置来在断言时钟使能(CKE)信号时，响应时钟信号，产生本地时钟信号。DLL电路具有预定引导(boost)时间。将选择信号发生器配置来考虑预定引导时间，断言选择信号。将选择器配置来选择异步电路的输出，直到断言了选择信号，而断言了选择信号之后，选择同步电路的另一输出。
通过学习一些优选实施例的描述并参考附图，可以理解本发明的目的，以及更加完整地理解其结构。
图1是示意性地部分示出根据本发明第一实施例的半导体存储器芯片的方框图；图2是示出图1的半导体存储器芯片中包括的ODT电路的方框图；图3是示出图2的ODT电路中包括的内部时钟使能(内部CKE)信号发生器的方框图；图4是示出在400MHz使用半导体存储器芯片的条件下，图1的半导体存储器芯片中的信号关系的时序图；图5是示出在533MHz使用半导体存储器芯片的另一条件下，图1的半导体存储器芯片中的信号关系的另一时序图；以及图6是示意性示出在根据本发明第二实施例的半导体存储器芯片中包括的另一内部CKE信号发生器的方框图。
本发明可以具有多种修改以及可选形式，图中示出其特定实施例，作为示例，并在此对其进行详细描述。但是，应该理解，图和详细描述并不旨在将本发明限制于所公开的特定形式，相反，其目的是要覆盖落入由所附权利要求限定的本发明精神和范围之内的所有修改、等同物和可选形式。
具体实施例方式
参考图1，根据本发明第一实施例的半导体存储器芯片10是动态随机存取存储器(DRAM)芯片，包括模式寄存器11、控制电路13和ODT电路15。
模式寄存器11存储与半导体存储器芯片10所使用的预定频率相关联的预定值。例如，本实施例的半导体存储器芯片10可以用在四种不同的预先定义的频率上，即，400MHz、533MHz、667MHz和800MHz。所述预定频率是预先定义的频率之中实际使用的一个频率。模式寄存器可以包括扩展模式寄存器。
控制电路13根据模式寄存器11中存储的预定值，产生频率相关信号。频率相关信号暗示预定频率。换言之，频率相关信号用于通知在预先定义的频率中，哪个是预定频率。
ODT电路15响应断言(asserted)的ODT信号，终止DQ路径。在本实施例中，ODT电路15考虑ODT电路15中所包括的延迟锁定环(DLL)电路的引导(boost)时间，执行终止；DLL电路的引导时间是在DLL电路开始工作之后，进行稳定工作所需的时间，下称预定引导时间。
具体地，如图2所示，ODT电路15包括DLL电路100、内部ODT信号发生器200、前置缓冲器350和终止电路300。将DLL电路100配置为在断言CKE信号时，响应时钟(CK)信号，产生本地时钟信号LoCLK。将内部ODT信号发生器200配置为响应ODT信号，产生内部ODT信号ODT_internal，其中内部ODT信号ODT_internal与本地时钟信号LoCLK异步，直到DLL电路100变得稳定，而在DLL电路100变得稳定之后，内部ODT信号与本地时钟信号LoCLK同步。在本实施例中，终止电路300包括与前置缓冲器350相连的n-MOS和p-MOS晶体管，以及与n-MOS和p-MOS晶体管相连的电阻器。DQ路径连接在电阻器之间，当断言内部ODT信号ODT_internal时，DQ路径被终止。前置缓冲器350根据内部ODT信号ODT_internal控制终止电路300。
根据本实施例，所示的内部ODT信号发生器200包括同步电路400、异步电路500、选择信号发生器600和选择器700。
将同步电路400配置为将ODT信号延迟通过使用本地时钟信号LoCLK而获得的预定延迟时间。预定延迟时间与ODT等待时间(ODTL)相对应。即，预定延迟时间等于ODT等待时间和本地时钟信号LoCLK的一个周期之积。同步电路400输出延迟的ODT信号，作为同步信号ODT_Stnc。
将异步电路500配置为响应ODT信号，产生异步信号ODT_Async。
将选择信号发生器600配置为考虑预定引导时间，来断言选择信号SEL。具体地，当在断言CKE信号之后，经过预定调整时间时，选择信号发生器600断言选择信号SEL。预定调整时间等于预定引导时间，或比其更长。在本实施例中，预定调整时间比预定引导时间与在同步电路400处不可避免的内部延迟之和更长，但是比预定引导时间、在同步电路400处不可避免的内部延迟与在选择器700处的开关容限(margin)的另一和要短，其中图4和5中，用符号“td4”示出了在同步电路400处不可避免的内部延迟。
根据本实施例的选择信号发生器600包括内部CKE信号发生器610和ODT等待时间计数器660。
将内部CKE信号发生器610配置为将CKE信号延迟预定CKE延迟时间，图4或5中用符号tXPDLL示出了预定CKE延迟时间。内部CKE信号发生器610输出延迟的CKE信号，作为进入ODT等待时间计数器660的内部CKE信号CKE_internal。
在本实施例中，内部CKE信号发生器610根据使用CK信号而获得的预定CKE延迟时间tXPDLL，执行对CKE信号的延迟过程。所示的内部CKE信号发生器610从图1所示的控制电路13接收频率相关信号，并用CK信号和频率相关信号来计算预定CKE延迟时间tXPDLL。
更具体地，如图3所示，内部CKE信号发生器610包括中间信号发生器620和延迟电路630。
配置中间信号发生器620，使其将CKE信号锁存第一时间段，以输出锁存的CKE信号，作为中间信号CKE_im。所示中间信号发生器620包括移位寄存器，所述移位寄存器包括多个串行连接的触发器621，并以时钟信号的周期工作；所述第一时间段等于CK信号的一个周期与触发器621的数量之积。在本实施例中，选择触发器621的数量，使得在预定频率是预先定义的频率之中的最低频率的情况下，从延迟电路630输出中间信号CKE_im，作为内部CKE信号CKE_internal。
配置延迟电路630，使其将中间信号CKE_im延迟第二时间段，以输出延迟的中间信号，作为进入ODT等待时间计数器660的内部CKE信号CKE_internal。在本实施例中，所述第二时间段是根据频率相关信号，在包括0纳秒(0ns)的多个延迟时间段中可选择的。
所示的延迟电路630包括延迟信号发生器640和延迟信号选择器650。将延迟信号发生器640配置为使中间信号CKE_im延迟多个延迟时间段，以产生多个延迟信号；所述延迟时间段彼此不同，并分别对应于预先定义的频率。在本实施例中，延迟信号发生器640包括多个串行连接的触发器641和多个抽头642。每个抽头642与触发器641的输出部分之一相连。因为本实施例的半导体存储器芯片10可以用在4种不同的预先定义的频率上，即，400MHz、533MHz、667MHz和800MHz，所以触发器641的数量至少是3个，抽头642的数量至少是2个。抽头642和末级触发器641的输出部分643分别输出延迟信号。将延迟信号输入延迟信号选择器650。在本实施例中，还将中间信号CKE_im作为另一延迟信号，输入延迟信号选择器650。将延迟信号选择器650配置为根据频率相关信号，选择延迟信号之一。从延迟信号选择器650向ODT等待时间计数器660输出选择的延迟信号，作为内部CKE信号CKE_internal。
回到图2，配置ODT等待时间计数器660，使其通过根据ODT等待时间对时钟信号周期进行计数，将内部CKE信号CKE_internal锁存预定延迟时间。ODT等待时间计数器660输出锁存的内部CKE信号，作为进入选择器700的选择信号SEL。换言之，当在断言CKE信号之后，至少经过预定CKE延迟时间tXPDLL与ODT等待时间之和时，断言选择信号SEL。
将选择器700配置为选择异步信号ODT_Async，直到断言了选择信号SEL，并在断言选择信号SEL之后，选择同步信号ODT_Sync。
图4示出将半导体存储器芯片用在400MHz，即，一个时钟周期(tCK)是2.5ns时的示例。预定引导时间是20ns，ODT等待时间是5个时钟周期(5tCK)。在本实施例中，考虑到预定引导时间20ns和400MHz下的开关容限5ns，选择预定CKE延迟时间tXDLL为10个时钟周期(10tCK)，即，25ns。因此，当断言了选择信号SEL时，同步信号ODT_Sync跟随ODT信号，从而不会发生故障。
无论半导体存储器芯片的工作频率是多少，预定引导时间实质上保持恒定，例如，在所示示例中，是20ns。另一方面，时钟周期(tCK)根据工作频率而变化。例如，如果工作频率是533MHz，一个时钟周期(tCK)是1.876ns；10个时钟周期(10tCK)是18.76ns，小于预定引导时间20ns。在本实施例中，如图5所示，在533MHz，预定CKE延迟时间tXPDLL是13个时钟周期(13tCK)即24.4ns。因此，即使改变了半导体存储器芯片的工作频率，它也可以无故障地工作。
如本实施例中所示，预先定义的频率，即，400MHz、533MHz、667MHz和800MHz，优选地与频率相关信号的可能内容或存储在模式寄存器11中的预定值相对应，以便在选择器700处获得合适的开关工作，而不会出现故障。但是，本发明允许考虑所需精度和/或用于输出内部ODT信号ODT_internal的容许时间容限，进行一些修改。例如，如果存储在模式寄存器11中的预定值指示两个或多个可能频率，控制电路13可以考虑可能频率的最高频率，产生频率相关信号。在这种情况下，可以考虑可能频率的最低频率，确定选择器700处的开关容限。
以下，将解释根据本发明第二实施例的半导体存储器芯片。第二实施例是对第一实施例的修改，与第一实施例相似。第二实施例与第一实施例的不同之处在于内部CKE信号发生器610中所包括的延迟电路的结构，特别是延迟信号发生器的结构。
参考图6，根据第二实施例，包括在延迟电路635中的延迟信号发生器645包括多个串行连接的延迟元件6461到6463，以及多个抽头647。每个抽头647与延迟元件6461到6462的输出部分之一相连。延迟元件6461、6462和6463分别提供延迟时间段d1、d2-d1和d3-(d1+d2)。抽头647和末级延迟元件6463的输出部分648分别输出延迟信号10tCK+d1、10tCK+d2和10tCK+d3。分别考虑工作频率533MHz、667MHz和800MHz，确定相对于10tCK的差d1、d2和d3。
在上述实施例中，虽然根据存储在模式寄存器11中的预定值，产生频率相关信号，但是可以从半导体存储器信号外部直接提供频率相关信号，或通过解释或假设命令信号等，在半导体存储器信号内部产生频率相关信号；在前一种情况下，要求半导体存储器芯片具有只用于从外部接收频率相关信号的端子。
虽然描述了确定为本发明的优选实施例，但是本领域技术人员将理解，在不背离本发明精神的前提下，可以做出其它和进一步的修改，并且应该要求保护落入本发明实际范围中的所有实施例。
权利要求
1.一种半导体存储器芯片，包括延迟锁定环(DLL)电路，配置来在断言了时钟使能(CKE)信号时，响应时钟信号，产生本地时钟信号，所述DLL电路具有预定引导时间；同步电路，配置来将输入信号延迟通过使用所述本地时钟信号而获得的预定延迟时间，所述同步电路输出延迟的输入信号，作为同步信号；异步电路，配置来响应输入信号，产生异步信号；选择信号发生器，配置来在断言了CKE信号之后，经过预定调整时间时，断言选择信号，所述预定调整时间等于或长于所述预定引导时间；以及选择器，配置来选择异步信号，直到断言了选择信号，并在断言选择信号之后，选择同步信号。
2.根据权利要求1所述的半导体存储器芯片，其中，所述选择信号发生器根据使用时钟信号而获得的所述预定调整时间，执行断言过程。
3.根据权利要求2所述的半导体存储器芯片，所述半导体存储器芯片可工作在多个预先定义的频率上，其中所述选择信号发生器通过使用时钟信号和频率相关信号，来计算所述预定调整时间，所述频率相关信号通知预定频率，所述预定频率是所述预先定义的频率中实际使用的频率。
4.根据权利要求3所述的半导体存储器芯片，还包括模式寄存器，适于存储与所述预定频率相关联的预定值；以及控制电路，适于根据所述预定值，产生所述频率相关信号。
5.根据权利要求1所述的半导体存储器芯片，输入信号是片内终止(ODT)信号，所述选择器选择同步信号与异步信号之一，作为内部ODT信号，所述半导体存储器芯片还包括信号线和终止电路，将所述终止电路配置来响应所述内部ODT信号，终止所述信号线。
6.根据权利要求5所述的半导体存储器芯片，所述本地时钟信号和时钟信号的每一个包括多个周期，其中所述预定延迟时间与ODT等待时间相对应；以及将所述同步电路配置来在接收到所述ODT信号时，根据所述ODT等待时间，对所述本地时钟信号的周期进行计数，以产生所述同步信号，所述预定延迟时间等于所述ODT等待时间与所述本地时钟信号的一个周期之积。
7.根据权利要求6所述的半导体存储器芯片，其中选择信号发生器包括内部CKE信号发生器，配置来将所述CKE信号延迟预定CKE延迟时间，所述内部CKE信号发生器输出延迟的CKE信号，作为内部CKE信号；以及ODT等待时间计数器，配置来通过根据所述ODT等待时间对时钟信号的周期进行计数，将所述内部CKE信号锁存所述预定延迟时间，所述ODT等待时间计数器输出锁存的内部CKE信号，作为进入选择器的选择信号。
8.根据权利要求7所述的半导体存储器芯片，所述半导体存储器芯片用在预定频率上，其中所述内部CKE信号发生器包括中间信号发生器，配置来将所述CKE信号锁存第一时间段，所述中间信号发生器输出锁存的CKE信号，作为中间信号；以及延迟电路，配置来将所述中间信号延迟第二时间段，所述延迟电路输出延迟的中间信号，作为进入所述ODT等待时间计数器的内部CKE信号。
9.根据权利要求8所述的半导体存储器芯片，可工作在多个预先定义的频率上，其中所述延迟电路包括延迟信号发生器，配置来将所述中间信号延迟多个延迟时间段，以产生多个延迟信号，所述延迟时间段彼此不同，并分别与所述预先定义的频率相对应；以及延迟信号选择器，配置来根据频率相关信号，选择所述延迟信号之一，所述频率相关信号指示被估计为所述预定频率的频率。
10.根据权利要求9所述的半导体存储器芯片，其中延迟信号发生器包括多个串行连接的触发器，以及一个或多个抽头，每个触发器设置有输出部分，每个抽头与输出部分之一相连，相连的触发器的末级和抽头分别输出所述延迟信号。
11.根据权利要求10所述的半导体存储器芯片，所述预先定义的频率是4种或更多种不同的频率，其中触发器数目是3个或更多，抽头数目是2个或更多。
12.根据权利要求9所述的半导体存储器芯片，其中延迟信号发生器包括多个串行连接的延迟元件，以及一个或多个抽头，每个延迟元件设置有输出部分，每个抽头与输出部分之一相连，相连的延迟元件的末级和抽头分别输出所述延迟信号。
13.根据权利要求12所述的半导体存储器芯片，所述预先定义的频率是4种或更多种不同的频率，其中延迟元件数目是3个或更多，抽头数目是2个或更多。
14.根据权利要求9所述的半导体存储器芯片，其中中间信号发生器包括移位寄存器，所述移位寄存器包括预定数目的、串行连接的触发器，并以时钟信号的周期工作，所述第一时间段等于所述预定数目与时钟信号的一个周期之积。
15.根据权利要求14所述的半导体存储器芯片，其中选择所述预定数目，使得在所述预定频率是所述预先定义的频率中最低频率的情况下，从延迟电路输出所述中间信号，作为内部CKE信号。
16.根据权利要求9所述的半导体存储器芯片，还包括模式寄存器，适于存储与所述预定频率相关联的预定值；以及控制电路，适于根据所述预定值，产生所述频率相关信号。
17.一种半导体存储器芯片，包括延迟锁定环(DLL)电路，配置来在断言了时钟使能(CKE)信号时，响应时钟信号，产生本地时钟信号，所述DLL电路具有预定引导时间；同步电路，配置来产生与所述本地时钟信号同步的同步信号；异步电路，配置来响应输入信号，产生异步信号；选择信号发生器，配置来考虑所述预定引导时间，断言选择信号；以及选择器，配置来选择异步信号，直到断言了选择信号，并在断言选择信号之后，选择同步信号。
全文摘要
公开了一种具有片内终止(ODT)功能的半导体存储器芯片，其包括延迟锁定环(DLL)电路、同步电路、异步电路、选择信号发生器和选择器。将DLL电路配置来在断言时钟使能(CKE)信号时，响应时钟信号，产生本地时钟信号。DLL电路具有预定引导(boost)时间。将选择信号发生器配置来考虑预定引导时间，断言选择信号。将选择器配置来选择异步电路的输出，直到断言了选择信号，而断言了选择信号之后，选择同步电路的另一输出。
文档编号H03K19/0175GK1953095SQ20061013202
公开日2007年4月25日 申请日期2006年10月19日 优先权日2005年10月21日
发明者细江由树, 藤泽宏树 申请人:尔必达存储器股份有限公司