半导体存储器装置的制造方法
【专利说明】半导体存储器装置
[0001]相关申请的交叉引用
[0002]本申请要求在2013年11月29日向韩国知识产权局提交的申请号为10-2013-0147081的韩国专利申请的优先权，其全部内容通过弓I用合并于此。
技术领域
[0003]各种实施例总体而言涉及一种集成电路装置，并且更具体地涉及一种半导体存储器装置。
【背景技术】
[0004]半导体存储器装置通常包括核心区和执行数据输入/输出操作的外围区。当半导体存储器装置被置于正常操作模式时，半导体存储器装置响应于写入命令而储存作为输入所接收的数据，以及响应于读取命令而将储存在半导体存储器装置的数据取回用于输出。
[0005]在一些情况下，半导体存储器装置可以被配置成被置于测试操作模式。当半导体存储器装置被置于测试操作模式时，半导体装置通常执行与写入操作读取操作有关的测试操作。
【发明内容】
[0006]在一个实施例中，半导体存储器装置可以包括:包括多个锁存器的锁存部，被配置成储存测试数据；控制信号发生部，被配置成响应于锁存地址信号和第一模式信号而产生模式选择信号；以及输出电路，被配置成根据训练使能信号来操作以及响应于锁存器选择信号、模式选择信号以及第二模式信号来产生通过多个锁存器中的每个锁存器所输出的测试信号的至少子集。
[0007]在一个实施例中，半导体存储器装置可以包括:包括多个锁存器的锁存器部，被配置成储存测试数据；控制信号发生部，被配置成响应于锁存器选择信号而从多个锁存器中选择一个锁存器的输出测试数据并且输出共同模式信号；以及输出电路，被配置成响应于锁存器选择信号、来自多个锁存器中的每个锁存器的输出数据、第一模式信号和第二模式信号而输出从多个锁存器中的每个锁存器接收的测试数据的至少子集。
【附图说明】
[0008]图1是包括有一个实施例的训练单元的半导体存储器装置的配置图；
[0009]图2是图1中示出的训练单元的一个实施例的配置图；
[0010]图3是用于解释图1中示出的训练单元中的读取操作的时序图；
[0011]图4至图7是用于解释根据图1中示出的训练单元的输出模式的数据输出形式的示意图；
[0012]图8是用于应用至半导体装置的训练单元的输出控制部的一个实施例的示意图；
[0013]图9是解释用于一个实施例的输出控制部的模式选择信号的产生概念的示意图；
[0014]图1OA至图1OC是图8中示出的控制信号发生部的实例的示意图；
[0015]图1lA至图1lD是图8中示出的第一输出部至第四输出部的实例的示意图；
[0016]图12是图8中示出的输出电路的实例的示意图；
[0017]图13是用于应用至半导体装置的训练单元的输出控制部的一个实施例的示意图；
[0018]图14A至图14D是图13中示出的控制信号发生部和第一输出部至第四输出部的实例的不意图；以及
[0019]图15是图13中示出的输出电路的实例的示意图。
【具体实施方式】
[0020]将参见附图来详细描述半导体存储器装置的各种实施例。
[0021]参见图1，示出了包括有一个实施例的训练单元20的半导体存储器装置10的一个实例的框图表示。在一个实施例中，半导体存储器装置10可以被置于正常操作模式或测试操作模式。半导体存储器装置10可以包括不同于正常操作模式和测试操作模式之外的其他操作模式。
[0022]半导体存储器装置10可以包括命令发生单元11、主存储器区域13、训练单元20、路径控制单元17和输入/输出焊盘(DQs) 19。半导体存储器装置10响应于禁止的训练使能信号MPR_EN而被置于正常操作模式以及响应于使能的训练使能信号MPR_EN而被置于测试操作模式。
[0023]命令发生单兀11响应于芯片选择信号/CS、列选通信号/CAS、行选通信号/RAS、以及写入使能信号/WE而产生写入命令WT和读取命令RD。
[0024]当半导体存储器装置10被置于正常操作模式时，路径控制单元17被配置成响应于禁止的训练使能信号MPR_EN而与主存储器区13和输入/输出焊盘19电耦接。主存储器区13响应于写入命令WT和地址信号ADDR而储存经由输入/输出焊盘19接收的数据以及响应于读取命令RD和地址信号ADDR而将数据输出至输入/输出焊盘19。
[0025]当半导体存储器装置10被置于测试操作模式时，路径控制单元17被配置成响应于使能的训练使能信号MPR_EN而与训练单元20和输入/输出焊盘19电耦接。训练单元20响应于写入命令WT和地址信号ADDR而储存经由输入/输出焊盘19接收的测试数据，以及响应于读取命令RD和地址信号ADDR而将测试数据输出至输入/输出焊盘19。
[0026]参见图2,示出了训练单元20的一个实施例的示意图。训练单元20可以包括解码部210、锁存器驱动控制部220、作为储存部的锁存部230、输出控制部240和输出驱动器250。
[0027]解码部210接收锁存地址信号BA[1:0]作为输入并且响应性地产生锁存器选择信号BAO、BA1、BA2、BA3。锁存器驱动控制部220接收锁存器选择信号BAO、BA1、BA2、BA3、写入命令WT和训练使能信号MPR_EN作为输入。响应于写入命令WT和使能的训练使能信号MPR_EN而产生训练写入信号WR_T。锁存器驱动控制部220响应性地产生锁存器使能信号EN0、EN1、EN2、EN3。
[0028]锁存部230接收锁存器使能信号ENO、ENU EN2、EN3作为输入。锁存部230包括多个锁存器MPRO、MPRU MPR2和MPR3。由锁存器使能信号ENO、ENU EN2、EN3选择特定的锁存器。测试数据A[0:7]被提供至锁存部230。多个锁存器MPR0、MPR1、MPR2和MPR3的每个具有与测试数据A[0:7]的比特位数量相对应的储存区。将接收的测试数据A[0:7]储存在与锁存部230中的接收的锁存器使能信号EN0、EN1、EN2、EN3有关的锁存器中。
[0029]输出控制部240接收锁存器选择信号840、841、842、8么3作为输入。输出控制部240从锁存部230中取出储存在与接收的锁存器选择信号BA0、BA1、BA2、BA3有关的锁存器MPRO, MPRl、MPR2、MPR3中的测试数据A[0:7]。输出控制部240接收串行输出模式控制信号M_Serial、并行输出模式控制信号M_ParalIel和交错输出模式控制信号M_Staggered作为输入，并且根据接收的输出模式信号M_Serial、M_Parallel、和M_Staggered来响应性地产生测试数据A[0:7]。
[0030]输出驱动器250从输出控制部240接收测试数据A[0:7]并放大接收的测试数据A[0:7]。输出驱动250接收读取命令和使能的训练使能信号MPR_EN作为输入并响应性地将放大的测试数据A[0:7]输出至输入/输出焊盘19DQs。
[0031]图3是训练单元20执行的读取操作的时序图。当训练使能信号MPR_EN被使能并且读取命令RD和锁存地址信号BA[1:0]在训练单元20处被接收时，在延时时间段之后测试数据a[0:7]被输出至输入/输出焊盘DQ[7:0]。延时时间段大体上等于奇偶延迟(PL)、附加延迟(AL)和CAS延迟(CL)的总和，其中CAS延迟(CL)被设置为大体上等于当半导体存储器装置10在正常操作模式下操作时执行的读取操作的时间。在正常操作模式下执行读取操作的时间和在测试操作模式下执行训练读取操作的时间之差用于判定激活命令是否被发出。
[0032]如上所述，输出控制部240接收串行输出模式控制信号M_Serial、并行输出模式控制信号M_Parallel和交错输出模式控制信号M_Staggered作为输入,并且根据接收的输出模式信号M_Serial、M_Parallel、和M_Staggered响应性地产生测试数据A[0:7]。不同的输出模式是串行输出模式、并行输出模式和交错输出模式。图4至图7说明在不同输出模式下的测试数据A[0:7]的输出的实例。
[0033]图4说明在串行输出模式的情况下通过输入/输出焊盘DQ[7:0]的数据输出形式，而图5说明在并行输出模式的情况下通过输入/输出焊盘DQ[7:0]的数据输出形式。
[0034]如在图4中所示，在串行输出模式的情况下，在一次测试读取操作中选择性地驱动单个锁存器。当BA[1:0]是00时，顺序输出来自驱动锁存器的第七至第零输出测试数据MPR0[7:0]，其中，当执行每个输出操作时，每个输入/输出焊盘DQ[7:0]大体上输出相同的测试数据。
[0035]在图5的并行输出模式中，在一次测试读取操作中选择性地驱动单个锁存器。当BA [1: O]是00时，经由每个输入/输出焊盘DQ [7:0]来大体同时输出来自选择性驱动锁存器的输出测试数据MPRO [7:0]。
[0036]图6和图7说明交错输出模式下的数据输出形式。
[0037]在交错模式中，当BA [1: O]是00时，组成锁存部230的所有锁存器MPRO、MPRl、MPR2和MPR3被驱动。每个锁存器将输出测试数据MPRm[7:0] (m是包括O的自然数，其大体上等于或小于锁存器的数量)大体上同时输出至两个不同的输入/输出焊盘，其中，经由每个输入/输出焊盘顺序输出第七输出测试数据至第零输出测试数据MPRm[7:0]。
[0038]图9说明在图6中示出的交错输出模式中的数据输出形式，