半导体设备和存储器系统的制作方法
【专利说明】半导体设备和存储器系统
[0001]本申请是申请日为2010年9月15日、申请号为201080056003.7、名称为〃半导体设备和存储器系统"的专利申请的分案申请。
[0002]相关申请的交叉引用
[0003]本申请基于且要求2009年12月9日提交的序号为2009-2779719的日本专利申请的优先权的权益；此处通过引用将上述日本专利的全部内容并入。
技术领域
[0004]此处描述的实施例一般涉及半导体设备以及存储器系统，并且例如涉及存储器系统和主机设备之间通信的方法。
【背景技术】
[0005]最近明显的是，由于数字照相机等的分辨率的增加导致图片清晰度的增加，增加诸如SD?的数据存储设备的容量以及通过增加图片数据的帧速率实现较高图片质量。基于上述背景，诸如数字照相机的主机设备等和诸如记录数据的存储器设备等之间的数据传输量持续增加。在传输这样的大量数据时，基于较小幅度差分信号的高速串行传输系统通常从简化连接电缆、抑制功率消耗和降低EMI辐射噪声的角度来使用。此外，在上述高速串行传输系统中，通常使用8b/10b的编码以稳定传输。
[0006]如果使用串行传输系统在数据通信时间连续传输相同的数据项(例如，“00”或“FF”)，出现具有对应于连续模式(pattern)的时间段的频率分量的谐波噪声。因此，作为用于处理上述情况的方法，已知的是在数据上叠加随机数并传输结果的所谓的置乱系统。例如，在David Robert Stauffer 等在 Springer 出版的“High-Speed Serdes Devices andApplicat1ns”中公开了该系统，2008，140页到143页。
[0007]然而，在传统的置乱系统中，用于处理连续传输固定模式的情况以在非数据传输时间(即，在空闲状态)保持串行传输的同步的方法还未被考虑，并且还没解决在空闲状态中出现噪声的问题。
【发明内容】
[0008]一般来说，根据一个实施例，一种能够与主机装置通信的半导体设备包括:符号生成单元；编码单元；以及传输单元。所述符号生成单元包括随机数生成电路且根据由所述随机数生成电路生成的随机数来生成符号。所述编码单元执行用于所述符号的8b/10b编码。所述传输单元将由8b/10b编码单元编码的符号传输给所述主机装置。
【附图说明】
[0009]图1是根据第一实施例的存储器系统的框图；
[0010]图2是示出了根据第一实施例的存储器卡中的信号到信号引脚的分派的示意图；
[0011]图3是根据第一实施例的存储器控制器的框图；
[0012]图4是示出了根据第一实施例的符号的示意图；
[0013]图5是用于说明根据第一实施例的通信状态的定时图；
[0014]图6是用于说明根据第一实施例的符号生成单元的操作的流程图；
[0015]图7是示出了在通信时的频率谱的图表；
[0016]图8到图10每一个都是示出了根据第一实施例的频率谱的图表；
[0017]图11是根据第二实施例的存储器控制器的框图；
[0018]图12是用于说明根据第二实施例的通信状态的定时图；
[0019]图13是用于说明根据第二实施例的存储器系统的操作的流程图；
[0020]图14是示出了根据第二实施例的频率谱的图表；
[0021]图15是用于说明根据第二实施例的修改的通信状态的定时图；以及
[0022]图16和17的每一个是用于说明根据第三实施例的通信状态的定时图。
具体实施例
[0023][第一实施例]
[0024]通过采用SD存储器卡(此后将简单地称为存储器卡)作为实例来解释根据第一实施例的半导体设备和存储器系统。
[0025]<存储器卡的整体配置>
[0026]首先，通过参考图1来解释存储器卡的整体配置。图1是根据本实施例的存储器卡的框图。
[0027]如图所示，存储器卡I与诸如个人计算机、数字照相机等的主机设备2进行通信。主机设备2包括用于经由总线接口 14存取与主机设备2连接的存储器卡I的软件和硬件。当将存储器卡I连接到主机设备2时，存储器卡I响应于电源的接收而操作，并且执行对应于来自主机设备2的存取的过程。
[0028]存储器卡I经由总线接口 14与主机设备2传递数据。存储器卡I包括NAND闪速存储器芯片(也被简单地称为NAND闪速存储器或闪速存储器)11、控制NAND闪速存储器11的存储器控制器12和多个信号引脚(第I到第17引脚)13。
[0029]多个信号引脚13电连接到存储器控制器12。例如，如图2所示进行信号到多个信号引脚13的第I到第17引脚的分派。图2是示出了第I到第17引脚和分派给上述引脚的信号的表。
[0030]分别将数据O到数据3分派给第7、第8、第9和第I引脚。还将第I引脚分配给卡检测信号。此外，将第2引脚分配给命令CMD、将第3引脚和第6引脚分配给地电势GND、将第4引脚分配给电源电势VDD、并且将第5引脚分配给时钟信号CLK。
[0031]此外，将第10引脚、第13引脚、第14引脚和第17引脚分配给电源电压VDD或地电势GND。此外，为第11引脚、第12引脚、第15引脚以及第16引脚分配形成差分信号对的数据(D1+)、数据(D1-)、数据(D0+)和数据(D0-)。上述引脚是用于小幅度差分信号的补偿信号的端子。例如，DO+和DO-的信号对用于从主机设备2到存储器卡I的信号传输。此外，Dl+和Dl-的信号对用于从存储器卡I到主机设备2的信号传输。
[0032]形成存储器卡1，以能够被可去除地插入到主机设备2中形成的插槽内。主机设备2中提供的主机控制器(未示出)通过第I引脚到第17引脚与存储器卡I中的存储器控制器12通信各种信号和数据项。例如，当将数据写入到存储器卡I中时，主机控制器将写入命令作为串行信号通过第11和12引脚传输到存储器控制器12。此时，响应于供应给第7和8引脚的时钟信号，存储器控制器12获得提供给第11和12引脚的写入命令。
[0033]仅使用第11和12引脚，将写入命令串行地输入到存储器控制器12。如图2所示来布置被分派到命令输入的第11和12引脚，并且使用多个信号引脚13和对应于引脚13的总线接口 14 (SD接口)以允许主机设备2中的主机控制器和存储器卡I彼此通信。
[0034]另一方面，通过用于NAND闪速存储器的接口来执行NAND闪速存储器11和存储器控制器12之间的通信。因此，尽管此处的附图没有示出，例如通过8比特的输入和输出(I/
O)线来连接NAND闪速存储器11和存储器控制器12。
[0035]例如，当存储器控制器12将数据写入NAND闪速存储器111中时，存储器控制器12经由I/o线将数据输入命令80H、列地址、页地址、数据和程序命令1H依次输入到闪速存储器11。在这种情况下，命令80H的“H”表示16进制数并且在实践中，将“10000000”的8比特信号并行地供应到8比特的I/O线。即，将多个比特的命令并行地供应到用于NAND闪速存储器的接口。
[0036]此外，通过用于NAND闪速存储器的接口，用于NAND闪速存储器11的命令和数据通常使用同一 I/O线并通信。因此，主机设备2中的主机控制器和存储器卡I之间进行通信的接口和NAND闪速存储器11和存储器控制器12之间进行通信的接口不同。
[0037]<存储器控制器12的配置>
[0038]接下来，解释在图1中示出的存储器卡I中提供的存储器控制器12的细节。在该情况下，NAND闪速存储器11具有已知的配置，并且因此省略其解释。
[0039]存储器控制器12管理NAND闪速存储器11的内部物理状态(例如，逻辑扇区地址数据的号码包含在哪个物理块地址中以及哪个块被设置为擦除状态)。然后，存储器控制器12执行根据主机设备12的请求从NAND闪速存储器11读取数据、传递相同的数据到主机设备2以及在NAND闪速存储器11中写入从主机设备2供给的数据的操作。为了简化下述解释，在仅将关注点放在执行从存储器控制器12到主机设备2的通信的配置上的情况下进行解释。
[0040]图3是存储器控制器12的框图。如图中所示的，存储器控制器12包括闪速存储器控制器(flash C