其根据锁存器地址信号BA[1:0]的组合已被简化。
[0039]当半导体存储器装置10被置于测试操作模式时，多用途寄存器可以用于支持半导体存储器装置10的操作。测试数据被储存在多用途寄存器中，并且采用诸如串行模式、并行模式以及交错模式的各种模式来输出。输出控制部240被配置成支持各种模式的测试数据输出。
[0040]图8是用于半导体存储器装置10的训练单元20的输出控制部40的一个实施例的示意图。
[0041]半导体存储器装置10可以包括训练单元20。例如，如在图2中所示，训练单元20可以包括解码部210、锁存器驱动控制部220、锁存部230、输出控制部240和输出驱动器250。可以使用训练单元的可替选的配置。在一个实施例中，本发明的输出控制部40可以被应用至使用多用途寄存器的电路装置。多用途寄存器可以被配置成储存测试数据和输出测试数据。多用途寄存器可以用于调节输入/输出操作的偏差。
[0042]训练单元20可以包括输出控制部40。参见图8，输出控制部40可以包括控制信号发生部410和输出电路4100。输出电路4100可以包括第一输出部420、第二输出部430、第三输出部440和第四输出部450。
[0043]控制信号发生部410响应于锁存地址信号BA[1:0]和第一模式信号而产生模式选择信号BTn。第一模式信号的实例是交错模式信号M_Staggered。
[0044]在一个实施例中，输出电路4100响应于从锁存地址信号BA[1:0]、模式选择信号BTn、以及第二模式信号中产生的锁存器选择信号BAn (η是包括O的自然数，其大体上等于或小于锁存器的数量)而将来自每个锁存器的接收的输出测试数据MPRm[7:0]的子集或整个接收的输出测试数据MPRm[7:0] (m是包括O的自然数，其大体上等于或小于锁存器的数量)输出。第二模式信号中之一实例是并行模式信号M_Parallel。当从每个锁存器接收的测试数据的一个子集是输出时，测试数据可以根据第二模式信号的状态来被顺序或大体同时输出。
[0045]输出电路4100可以被配置成:当将第二模式信号禁止时，将从每个锁存器接收的测试数据的整体或一个子集顺序地输出。输出电路4100可以被配置成当将第二模式信号使能时将从每个锁存器接收的测试数据的子集大体同时输出。
[0046]输出电路4100的第一输出部420被配置成从多个锁存器接收输出测试数据，以及响应于从锁存器地址信号BA[1:0]产生的锁存器选择信号BAn而从接收的测试数据MPRm[7:0]中选择出来自一个锁存器的输出测试数据。第一输出部420响应于第二模式信号而将选中的输出数据MPRm[7:0]大体同时地或顺序地输出至选中的输入/输出焊盘。第二模式信号中之一实例是并行模式信号M_Parallel。例如第一输出部420可以将测试数据输出至第零输入/输出焊盘和第四输入/输出焊盘(G10_DQ0，4[7:0])。
[0047]第二输出部430、第三输出部440和第四输出部450的每个被配置成从多个锁存器接收输出测试数据并且响应于模式选择信号BTn而从接收的测试数据MPRm[7:0]中选择出来自一个锁存器的输出测试数据，以及响应于第二模式信号(第二模式信号中之一实例是并行模式信号M_Parallel)而将选中的输出测试数据MPRm[7:0]大体同时地或顺序地输出至选中的输入/输出焊盘。例如，第二输出部430可以将测试数据输出至第一输入/输出焊盘和第五输入/输出焊盘G10_DQ1，5[7:0]。例如，第三输出部440可以将测试数据输出至第二输入/输出焊盘和第六输入/输出焊盘G10_DQ2，6[7:0]。例如，第四输出部450可以将测试数据输出至第三输入/输出焊盘和第七输入/输出焊盘G1_DQ3，7[7:0]。
[0048]图9是说明用于一个实施例的输出控制部的模式选择信号的产生的示意图。
[0049]当采用串行模式将与MPRO [7:0]有关的测试数据输出时，提供例如00的锁存器地址信号BA[1:0]。在交错模式中，为了从DQ[1，5]输出与MPR1[7:0]有关的测试数据，将锁存器地址信号BA[1:0]改变至01。为了从DQ[2，6]输出与MPR2[7:0]有关的测试数据，将锁存器地址信号BA [1: O]改变至10，以及为了从DQ [3，7]输出与MPR3[7:0]有关的测试数据，将锁存器地址信号BA [1: O]改变至11。
[0050]在并行模式和串行模式中，除了输出方案(大体同时输出或顺序输出)的差异之夕卜，输出大体上相同的测试数据值。在串行模式和交错模式中，仅从DQ[0，4]输出大体上相同的测试数据。
[0051 ] 可以通过将锁存器地址信号BA [1: O]与交错模式信号M_Staggered组合来将锁存器选择信号BAn简化至模式选择信号BTn。图10中示出的控制信号发生部是基于图9中所示的地址转换来配置的。
[0052]图1OA至图1OC是图8中示出的控制信号发生部410的示意图的实例。
[0053]图1OA说明用于经由第一输入/输出焊盘至第五输入/输出焊盘输出的测试数据G10_DQ1, 5 [7:0]的第一控制信号发生部410-1。
[0054]第一控制信号发生部410-1可以包括第一逻辑元件L101、第二逻辑元件L102、第三逻辑元件L103、第四逻辑元件L104、第五逻辑元件L105、第六逻辑元件L106、和第七逻辑元件L107。
[0055]当两个输入信号都处于高电平时，第一逻辑兀件LlOl响应于第一模式信号(例如交错模式信号M_Staggered)的反转信号和锁存器地址信号BA[1:0]的高比特位BA[1]而输出高电平信号。当两个输入信号之一处于高电平时，第二逻辑兀件L102响应于锁存器地址信号BA[1:0]的高比特位BA[1]和锁存器地址信号BA[1:0]的低比特位ΒΑ[0]而输出高电平信号。当交错模式信和第二逻辑元件L102的输出信号都处于高电平时，第三逻辑元件L103输出高电平信号。当第一逻辑元件LlOl的输出信号和第三逻辑元件L103的输出信号中之一处于高电平时，第四元件L104将模式选择信号BT[1:0]的高比特位BT[1]输出成高电平。
[0056]当两个输入信号都处于高电平时，第五逻辑兀件L105响应于交错模式信号M_Staggered的反转信号和锁存器地址信号BA[1:0]的低比特位ΒΑ[0]而输出高电平信号。当两个输入信号都处于高电平时，第六逻辑兀件L106响应于交错模式信号M_Staggered和锁存器地址信号BA[1:0]的低比特位ΒΑ[0]的反转信号而输出高电平信号。当第五逻辑元件L105的输出信号和第六逻辑元件L106的输出信号中之一处于高电平时，第七元件L107将模式选择信号BT[1:O]的低比特位BT[O]输出成高电平。
[0057]图1OB示出用于经由第二输入/输出焊盘至第六输入/输出焊盘输出的测试数据G10_DQ2,6[7:0]的第二控制信号发生部410-2。例如，第二控制信号发生部410-2可以包括第八元件L108、第九逻辑元件L109、第十逻辑元件LllO和延迟元件DlOl。
[0058]当两个输入信号都处于高电平时，第八逻辑兀件L108响应于第一模式信号(例如，交错模式信的反转信号和锁存器地址信号BA[1:0]的高比特位BA[1]而输出高电平信号。当两个输入信号都处于高电平时，第九逻辑元件L109响应于交错模式信号M_Staggered和锁存器地址信号BA[1:0]的高比特位BA[1]的反转信号而输出高电平信号。当第八逻辑元件L108的输出信号和第九逻辑元件L109的输出信号中之一处于高电平时，第十元件LllO将模式选择信号BT[1:0]的高比特位BT[1]输出成高电平。
[0059]延迟元件DlOl将锁存器地址信号BA[1:0]的低比特位ΒΑ[0]延迟至模式选择信号BT[1:0]的高比特位BT[1]的输出时间点，并且输出模式选择信号BT[1:0]的低比特位BT [O]。
[0060]图1OC说明用于经由第三输入/输出焊盘至第七输入/输出焊盘输出的测试数据G10_DQ3, 7 [7:0]的第三控制信号发生部410-3。例如，第三控制信号发生部410-3可以包括第十一逻辑元件L111、第十二逻辑元件L112、第十三逻辑元件L113、第十四逻辑元件L114、第十五逻辑元件L115、第十六逻辑元件L116、第十七逻辑元件L117。
[0061]当两个输入信号都处于高电平时，第^ 逻辑兀件Llll响应于第一模式信号(例如交错模式信号M_Staggered)的反转信号和锁存器地址信号BA[1:0]的高比特位BA[1]而输出高电平信号。当两个输入信号之一处于高电平时，第十二逻辑兀件LI 12响应于锁存器地址信号BA[1:0]的高比特位BA[1]和锁存器地址信号BA[1:0]的低比特位ΒΑ[0]而输出高电平信号。当第十二逻辑元件L112的交错模式信和输出信号都处于高电平时，第十三逻辑元件L113输出高电平信号。当第十一逻辑元件Llll的输出信号和第十三逻辑元件L113的输出信号中之一处于高电平时，第十四元件L114将模式选择信号BT[1:O]的高比特位BT[I]输出成高电平。
[0062]当两个输入信号都处于高电平时，第十五逻辑元件L115响应于交错模式信号M_Staggered的反转信号和锁存器地址信号BA [ 1: O]的低比特位BA [O]而输出高电平信号。当两个输入信号都处于高电平时，第十六逻辑兀件L116响应于交错模式信号M_Staggered、和锁存器地址信号BA[1:0]的低比特位ΒΑ[0]的反转信号而输出高电平信号。当第十五逻辑元件L115的