存储层DS可以是能够根据另外的操作原理存储数据的薄层(例如，用于相变存储器器件的薄层或用于可变电阻存储器器件的薄层)。
[0051]数据存储层DS包括穿过字线WLO?WL3的垂直图案VP和从字线WLO?WL3与垂直图案VP之间延伸到字线WLO?WL3的上表面和底表面的水平图案HP。
[0052]用作晶体管的栅绝缘层的电介质层可以设置在接地选择线GSLl和GSL2与垂直结构VS之间或在串选择线SSLl和SSL2与垂直结构VS之间。电介质层可以由与数据存储层DS相同的材料形成或可以是用于金属-氧化物-半导体场效应晶体管(MOSFET)的栅绝缘层(例如，硅氧化物层)。
[0053]接地选择线GSLl和GSL2、字线WLO?WL3、串选择线SSLl和SSL2以及垂直结构可以构成M0SFET，该MOSFET使用垂直结构VS作为MOSFET的沟道区。可选地，接地选择线GSLl和GSL2、字线WLO?WL3、串选择线SSLl和SSL2以及垂直结构VS可以构成金属-氧化物-半导体(MOS)电容器。
[0054]接地选择线GSLl和GSL2、字线WLO?WL3和串选择线SSLl和SSL2可以分别用作选择晶体管SST和单元晶体管MCT的栅电极。反转区可以通过由施加于接地选择线GSLl和GSL2、字线WLO?WL3和串选择线SSLl和SSL2的电压产生的电场和边缘场而产生在垂直结构VS中。反转区的最大长度(或宽度)可以大于字线WLO?WL3或选择线SSL1、SSL2、GSLl和GSL2的厚度以形成反转区。因此，形成在垂直结构VS中的反转区可以彼此垂直地交叠以形成电流路径从而电连接图3的选择的位线BL和其对应的公共源极线CSL。例如，单元串CSTR可以包括图3的接地晶体管GST和串晶体管SST(包括下和上选择线GSL1、GSL2、SSLl和SSL2)和图3的单元晶体管MCT (包括字线WLO?WL3)。接地晶体管GST和串晶体管SST以及单元晶体管MCT串联连接到彼此。
[0055]图5是根据本发明构思的示范性实施例的三维半导体存储器器件的俯视平面图。
[0056]参照图5，半导体基板10包括单元区CR和邻近于单元区CR的周边电路区PR。半导体基板10可以是硅基板、硅锗基板、锗基板或生长在单晶硅基板上的单晶外延层。
[0057]半导体基板10可以具有第一导电类型。第二导电类型的阱杂质层Iln设置在半导体基板10中。第一导电类型的袋型阱杂质层Ilp设置在阱杂质层Iln内。例如，阱杂质层Iln可以通过将第二导电类型的杂质掺杂到具有第一导电类型的杂质的半导体基板10中而形成。袋型阱杂质层Ilp可以通过将第一导电类型的杂质掺杂到阱杂质层Iln中而形成。
[0058]存储器单元阵列可以设置在单元区CR中的袋型阱杂质层Ilp中，包括PMOS和/或NOMS晶体管的周边电路可以设置在阱杂质层Iln和半导体基板10中。例如，单元阵列结构CS形成在袋型阱杂质层Ilp中。单元阵列结构CS可以包括垂直地堆叠在半导体基板10上的电极。这将在后面参照图6、7A和7B详细描述。
[0059]阱拾取区15设置在袋型阱杂质层Ilp中。例如，阱拾取区15设置在单元阵列结构CS周围。阱拾取区15可以通过掺杂与袋型阱杂质区Ilp相同的杂质而形成。例如，阱拾取区15可以用第一导电类型的杂质掺杂。阱拾取区15中的杂质浓度可以比袋型阱杂质层Ilp中的高。高擦除电压(例如，约20伏特)可以在三维半导体存储器器件的擦除操作期间通过阱拾取区15施加到袋型阱杂质层lip。这里，均一的擦除电压可以施加到袋型阱杂质层11P，因为阱拾取区15设置在单元阵列结构CS周围的袋型阱杂质层Ilp中。
[0060]PMOS晶体管PMOS设置在周边电路区PR的阱杂质层Iln中，NMOS晶体管NMOS设置在周边电路区PR的半导体基板10中。
[0061]图6是图5的三维半导体存储器的单元区的俯视平面图。图7A是三维半导体沿图6中的线Ι-Γ截取的截面图。图7B是图7A中的部分“A”的放大图。
[0062]参照图6和7A，半导体基板10包括单元阵列区CAR和形成在单元阵列区CAR周围的接触区CTR。
[0063]单元阵列结构包括堆叠结构ST和垂直结构VS。堆叠结构ST在半导体基板10上在第一方向Dl上彼此平行地延伸。垂直结构VS穿过堆叠结构ST。
[0064]每个堆叠结构ST包括重复地且交替地堆叠在半导体基板10上的电极EL和绝缘层ILD。堆叠结构ST的电极EL可以包括导电材料。例如，堆叠结构ST的电极EL可以包括掺杂的半导体(例如，掺杂的硅等)、金属(例如钨、铜、铝等)、导电的金属氮化物(例如，钛氮化物、钽氮化物等)和过渡金属(例如，钛、钽等)中的至少一种。堆叠结构ST的绝缘层ILD的厚度可以取决于半导体存储器器件的特性而改变。例如，最下面的绝缘层ILD的厚度可以小于其他绝缘层ILD的厚度。例如，至少一个绝缘层ILD可以比其他的绝缘层ILD厚。绝缘层ILD可以包括硅氧化物。
[0065]堆叠结构ST具有在接触区CTR中的阶梯结构以提供电极EL和周边电路之间的电连接。例如，在接触区CTR中的堆叠结构ST的垂直高度可以随着堆叠结构ST越靠近单元阵列区CAR而增大。例如，堆叠结构ST可以在接触区CTR中具有倾斜的轮廓。具有平坦化表面的填充绝缘层100设置在接触区CTR中的半导体基板10上以覆盖设置在接触区CTR中的电极EL的端部。覆盖绝缘层80覆盖堆叠结构ST和填充绝缘层100。位线BL设置在覆盖绝缘层80上以跨过堆叠结构ST在第二方向D2上延伸。位线BL通过位线接触插塞BPLG电连接到垂直结构VS。
[0066]垂直结构VS穿过堆叠结构ST以电连接到半导体基板10。当从上方观看时，垂直结构VS沿第一方向Dl布置为Z字形形式，如图6所示。可选地，当从上方观看时，垂直结构VS可以沿一个方向布置在直线上。
[0067]参照图7B，垂直结构VS可以包括半导体材料。垂直结构VS包括第一半导体图案SPl和第二半导体图案SP2。第一半导体图案SPl连接到袋型阱杂质层lip。第二半导体图案SP2设置在第一半导体图案SPl和数据存储层DS之间。第一半导体图案SPl可以具有空心管子形状或通心粉形状，具有封闭端部。绝缘材料300填充由第一半导体图案SPl限定的内部区域。可选地，第一半导体图案SPl可以具有柱形状。
[0068]如图7B所示，数据存储层DS包括垂直图案VP和水平图案HP。垂直图案VP设置在堆叠结构ST和垂直结构VS之间。水平图案HP设置在电极EL和垂直图案VP之间以及在电极EL和绝缘层ILD之间。
[0069]公共源极区13设置在袋型阱杂质层Ilp中。公共源极区13邻近于堆叠结构ST设置并部分地设置在堆叠结构ST的下面。公共源极区13可以通过将第二导电类型的杂质掺杂到袋型阱杂质层Ilp中而形成。例如，公共源极区13可以具有与用第一导电类型的杂质掺杂的袋型阱杂质层Ilp相反的导电类型。公共源极区13可以与袋型阱杂质层Ilp的底表面间隔开。
[0070]返回参照图6，公共源极区13彼此平行地在第一方向Dl上延伸。当从上方观看时，堆叠结构ST和公共源极区13交替地并且重复地布置在第二方向D2上。
[0071]参照图7A和7B，公共源极结构设置在两个相邻的堆叠结构ST之间。公共源极结构包括侧壁绝缘间隔物SP和公共源极插塞CSPLG。侧壁绝缘间隔物SP覆盖堆叠结构ST的侧壁。公共源极插塞CSPLG设置在侧壁绝缘间隔物SP上以连接到公共源极区13。在三维半导体存储器器件的读或编程操作期间，接地电压可以通过公共源极插塞CSPLG施加到公共源极区13。公共源极插塞CSPLG可以具有基本上均一的上宽度并可以彼此平行地在第一方向上延伸。侧壁绝缘间隔物SP设置在相邻的堆叠结构ST之间并设置在堆叠结构ST和公共源极插塞CSPLG之间。可选地，侧壁绝缘间隔物SP可以填充两个相邻的堆叠结构ST之间的空间，因此公共源极插塞CSPLG没有设置在两个相邻的堆叠结构ST之间。类似于公共源极插塞CSPLG的接触插塞可以形成在单元阵列外面以局部地与公共源极区13接触。侧壁绝缘间隔物SP可以由硅氧化物、硅氮化物、硅氮氧化物或低k电介质材料形成。公共源极插塞CSPLG可以包括金属(例如，钨、铜、铝等)、导电的金属氮化物(例如，钛氮化物、钽氮化物等)和过渡金属(例如，钛、钽等)中的至少一种。
[0072]互连结构可以设置在接触区CTR中以电连接单元阵列结构和周边逻辑结构。互连结构包括接触插塞PLG和连接线CL。互连结构穿过填充绝缘层100以连接到电极EL的端部。连接线CL设置在覆盖绝缘层80上并通过接触图案CT连接到接触插塞PLG。接触插塞PLG的垂直长度随着接触插塞PLG越靠近单元阵列区CAR而减小。接触插塞PLG的上表面可以与垂直结构VS的上表面基本上共平面。
[0073]返回参照图6，阱拾取区15设置在单元阵列结构周围。例如，阱拾取区15邻近于最下面的电极EL设置。阱拾取区15部分地交叠最下面的电极EL，如图7A和7B所示。可选地，阱拾取区15可以与最下面的电极EL间隔开。阱拾取区15彼此间隔开。阱拾取区可以通过将第一导电类型的杂质掺杂到袋型阱杂质层Ilp中而形成。例如，阱拾取区15可以具有与袋型阱区IlP相同的导电类型。
[0074]返回参照图7A，阱接触插塞PPLG可以连接到阱拾取区15。阱接触插塞PPLG可以具有与公共源极插塞CSPLG基本上相同的高度。阱接触插塞PPLG可以包括金属(例如，钨、铜、铝等)、导电的金属氮化物(例如，钛氮化物、钽氮化物等)和过渡金属(例如，钛、钽等)中的至少一种。阱导电线PCL设置在覆盖绝缘层80上以通过阱接触图案PCT连接到阱接触插塞PPLG。阱接触插塞PPLG可以通过阱导电线PCL连接到周边电路，擦除电压可以在擦除操作期间通过阱接触插塞PPLG施加到阱拾取区15。
[0075]图8是根据本发明构思的示范性实施例的三维半导体存储器器件的单元区的俯视平面图。图9A是三维半导体器件沿图8中的线ΙΙ-ΙΓ截取的截面图。图9B是图9A中的部分“A”的放大图。
[0076]参照图8和9A，周边逻辑结构PS和单元阵列结构CS可以顺序地堆叠在半导体基板10上。例如，周边逻辑结构PS可以在其截面图中设置在半导体基板10和单元阵列结构CS之间。例如，当从上方观看时，周边电路区和单元阵列区可以彼此交叠。
[0077]周边逻辑结构PS可以包括图2的行译码器2和列译码器4、图2的页缓冲器3以及控制电路。这样的周边电路可以形成在半导体基板10上。此外，半导体基板10包括用η型杂质掺杂的η讲区20η和用ρ型杂质掺杂的ρ讲区20ρ。在η讲区20η和ρ讲区20ρ中，有源区可以由器件隔离层11限定。
[0078]周边逻辑结构PS包括栅电极23、邻近于栅电极23的两侧的源极和漏极杂质区21以及下填充绝缘层40。下填充绝缘层40可以设置在基板10和堆叠结构ST之间，覆盖周边电路。例如，PMOS晶体管可以形成在η阱区20η上，NOMS晶体管可以形成在ρ阱区20上。栅电极23可以设置在η阱区20η和ρ阱区20ρ上，源极和漏极杂质区21可以邻近于栅电极2