专利名称：乘法器的制作方法
技术领域：
本发明涉及一种被使用在半导体集成电路等处的乘法器，特别是涉及用MOS晶体管构成的乘法器。
背景技术：
图1是表示作为吉尔波特混频器(Gilbert Mixer)而著称的使用了MOS晶体管的现有乘法器的例子的电路图。吉尔波特混频器具有输入动态范围及输出动态范围大的特性。在图1中，101是电压源，102是接地部，103是第1差动信号源，104是第2差动信号源，105、106分别是栅与第1差动信号源103连接的NMOS晶体管，107、108分别是源与NMOS晶体管105的漏连接、栅与第2差动信号源104连接的NMOS晶体管，109、110分别是源与NMOS晶体管106的漏连接、栅与第2差动信号源104连接的NMOS晶体管，111是漏及栅与NMOS晶体管107的漏及NMOS晶体管109的漏连接的PMOS晶体管，112是栅与NMOS晶体管107的漏及NMOS晶体管109的漏连接的PMOS晶体管，113是漏及栅与NMOS晶体管108的漏及NMOS晶体管110的漏连接的PMOS晶体管，114是栅与NMOS晶体管108的漏及NMOS晶体管110的漏连接的PMOS晶体管，115是漏与PMOS晶体管112的漏连接的NMOS晶体管，116是漏及栅与PMOS晶体管的114的漏连接的NMOS晶体管，117是与PMOS晶体管112的漏和NMOS晶体管115的漏的连接部位连接的负载电阻，118是偏置用电压源。
将从第1差动信号源103输出的信号电压变换为信号电流的V-I变换部由NMOS晶体管105和NMOS晶体管106构成。基于从第2差动信号源104输出的信号电压实施切换的第1切换部由NMOS晶体管107和NMOS晶体管108构成。基于从第2差动信号源104输出的信号电压实施切换的第2切换部由NMOS晶体管109和NMOS晶体管110构成。折返作为NMOS晶体管107的漏电流和NMOS晶体管的109的漏电流之和而得到的电流的电流镜由PMOS晶体管111和PMOS晶体管112构成、折返作为NMOS晶体管108的漏电流和NMOS晶体管的110的漏电流之和而得到的电流的电流镜由PMOS晶体管113和PMOS晶体管114构成。折返PMOS晶体管114的漏电流的电流镜由NMOS晶体管115和NMOS晶体管116构成。
下面对其工作进行说明。V-I变换部将从第1差动信号源103施加的作为第1信号被给出的电压信号变换为电流信号。第1切换部及第2切换部，基于从第2差动信号源104施加的作为第2个信号被给出的电压信号对由V-I变换部变换的信号电流进行切换，获得以电流输出的形式得到的乘法输出。
另外，3个电流镜将各自的输出电流变换为MOS晶体管的栅-源间电压，通过在成对的同一沟道的MOS晶体管中共用该栅-源间电压，折返同一输出电流。所以，通过使用3个电流镜，取出与乘法输出相关的信号电流和与乘法输出相关的反向信号电流的的差电流，借助于负载电阻117进行电压变换，可以以电压输出的形式得到乘法输出。也就是说，在吉尔波特混频器中，3个电流镜是作为电流-电压变换器发挥作用的。
由于作为现有的乘法器被给出的吉尔波特混频器采用上述结构，所以存在PMOS晶体管与NMOS晶体管的连接部，这就因各自的MOS晶体管间特性的不匹配导致偏置电压的变动等的产生，使得电路工作不稳定。为了补偿这种偏置电压的变动等，有必要在输出部等处附加复杂的校正用电路，有在增大电路规模的同时增加功耗的问题。并且，由于为了实施电流-电压变换而使用了电流镜，这就产生了频率特性恶化的课题。
发明内容
本发明是为了解决上述课题而进行的，其目的在于得到一种即使是简单的结构也可以使电路工作稳定并且降低功耗的乘法器。
另外，本发明的另一个目的是得到一种有良好的频率特性的乘法器。
本发明的乘法器具有以下结构第1MOS晶体管、漏与第1MOS晶体管的源连接的第2MOS晶体管及第3MOS晶体管、分别与第1、第2和第3MOS晶体管的栅连接的第1、第2和第3电压源，第2MOS晶体管和第3MOS晶体管以具有大体相同的漏电流系数的方式而形成，假定第2电压源的电压值与第3电压源的电压值大体相同，第1MOS晶体管至第3MOS晶体管的全部都是作为同种MOS晶体管而被给出的。
通过采用上述结构，并向第2MOS晶体管及第3MOS晶体管的栅输入差动信号来作为乘法器工作，即使利用简单的结构也达到可以使电路工作稳定并降低功耗的效果。另外，由于为了得到电压输出无需附加电流镜等，所以达到可以获得良好的频率特性的效果。
另外，本发明的乘法器在上述结构中，第1MOS晶体管以具有第2MOS晶体管及第3MOS晶体管的漏电流系数的大约2倍的漏电流系数的方式而形成，假定第1电压源的电压值和第2电压源及第3电压源的电压值的电压差为电源电压值的大约一半的电压值。
通过采用这种结构，可以将输出部中的偏置电压设定为电源电压的大约一半的电压值，达到可以获得大动态范围的效果。
本发明的乘法器具有以下结构第1MOS晶体管、漏与第1MOS晶体管的源连接的第2MOS晶体管和第3MOS晶体管、第4MOS晶体管、漏与第4MOS晶体管的源连接的第5MOS晶体管和第6MOS晶体管、栅与第1MOS晶体管的源连接的第7MOS晶体管、漏与第7MOS晶体管的源连接、栅与第4MOS晶体管的源连接的第8MOS晶体管，假定分别与第1、第2、第3、第4、第5和第6MOS晶体管的栅连接的第1、第2、第3、第4、第5和第6电压源，第2、第3、第5和第6电压源的电压值大体相同，第2和第3MOS晶体管以具有大体相同的漏电流系数的方式而形成，第5和第6MOS晶体管以具有大体相同的漏电流系数的方式而形成，第7和第8MOS晶体管以具有大体相同的漏电流系数的方式而形成，第1MOS晶体管至第8MOS晶体管的全部都是作为同种MOS晶体管而被给出的。
通过采用上述结构，并向第2MOS晶体管及第3MOS晶体管的栅输入第1差动信号，同时向第5MOS晶体管及第6MOS晶体管的栅输入第2差动信号来作为乘法器工作，即使利用简单的结构也达到可以使电路工作稳定并降低功耗的效果。另外，还达到可以去除乘法器的输出部中因交流成分而产生的DC偏移的效果。进而，由于为了得到电压输出无需附加电流镜，所以达到可以获得良好的频率特性的效果。
另外，本发明的乘法器在上述结构中，第1MOS晶体管以具有第2及第3MOS晶体管的漏电流系数的大约2倍的漏电流系数的方式而形成，第4MOS晶体管以具有第5及第6MOS晶体管的漏电流系数的大约2倍的漏电流系数的方式而形成，第1电压源的电压值和第4电压源的电压值的电压差为电源电压值的大约一半的电压值。
通过采用这种结构，可以将输出部中的偏置电压设定为电源电压的大约一半的电压值，达到可以获得大动态范围的效果。
本发明的乘法器具有以下结构第1MOS晶体管、漏与第1MOS晶体管的源连接的第2MOS晶体管、漏与第2MOS晶体管的源连接的第3MOS晶体管和第4MOS晶体管、第5MOS晶体管、漏与第5MOS晶体管的源连接的第6MOS晶体管、漏与第6MOS晶体管的源连接的第7MOS晶体管和第8MOS晶体管、栅与第1MOS晶体管的源连接的第9MOS晶体管、漏与第9MOS晶体管的源连接、栅与第6MOS晶体管的源连接的第1OMOS晶体管、栅与第5MOS晶体管的源连接的第11MOS晶体管、漏与第11MOS晶体管的源连接、栅与第2MOS晶体管的源连接的第12MOS晶体管、分别与第1、第2、第3、第4、第5、第6、第7和第8MOS晶体管的栅连接的第1、第2、第3、第4、第5、第6、第7和第8电压源，假定第3、第4、第7和第8电压源的电压值大体相同，第3和第4MOS晶体管以具有大体相同的漏电流系数的方式而形成，第7和第8MOS晶体管以具有大体相同的漏电流系数的方式而形成，第9和第10MOS晶体管以具有大体相同的漏电流系数的方式而形成，第11和第12MOS晶体管以具有大体相同的漏电流系数的方式而形成，第1MOS晶体管至第12MOS晶体管的全部都是作为同种MOS晶体管而被给出的。
通过采用上述结构，并向第3MOS晶体管及第4MOS晶体管的栅输入第1差动信号，同时向第7MOS晶体管及第8MOS晶体管的栅输入第2差动信号来作为乘法器工作，即使利用简单的结构也得到可以使电路工作稳定并降低功耗的效果。另外，可以得到乘法器的输出作为差动信号，同时还达到可以去除乘法器的输出部中由交流成分而产生的DC偏移的效果。进而，由于为了得到电压输出无需附加电流镜，所以达到可以获得良好的频率特性的效果。
另外，本发明的乘法器在上述结构中，第1及第2MOS晶体管以具有第3及第4MOS晶体管的漏电流系数的大约2倍的漏电流系数的方式而形成，第5及第6MOS晶体管以具有第7及第8MOS晶体管的漏电流系数的大约2倍的漏电流系数的方式而形成，假定第1与第5电压源的电压值大体相同，假定第2与第6电压源的电压值大体相同，假定第1及第5电压源的电压值与第2及第6电压源的电压值的电压差为电源电压值的大约一半的电压值。
通过采用这种结构，可以将输出部中的偏置电压设定为电源电压的大约一半的电压值，达到可以获得大动态范围的效果。
图1是表示使用了MOS晶体管的现有乘法器的例子的电路图；图2是表示本发明实施形态1的乘法器的结构的电路图；图3是表示本发明实施形态1的乘法器的变例的结构的电路图；图4是表示本发明实施形态2的乘法器的结构的电路图；图5是表示本发明实施形态2的乘法器的变例的结构的电路图；图6是表示本发明实施形态3的乘法器的结构的电路图；图7是表示本发明实施形态3的乘法器的变例的结构的电路图。
具体实施形态下面，将参照
本申请发明的实施形态。另外，在以下的说明中，为了阐明构成在本申请发明的实施形态中记载的实施例的各要素与构成在权利要求书的范围内记载的发明的各要素的对应关系，将分别与在实施形态中记载的各要素对应的在权利要求书的范围内记载的发明的各要素适当地用括号标识。
实施形态1图2是表示本发明实施形态1的乘法器的结构的电路图。在图2中，1是电压源，2是接地部，3是漏与电压源1连接的NMOS晶体管(第1MOS晶体管)，4是漏与NMOS晶体管3的源连接、源与接地部2连接的NMOS晶体管(第2MOS晶体管)，5是漏与NMOS晶体管3的源连接、源与接地部2连接的NMOS晶体管(第3MOS晶体管)，6是与NMOS晶体管3的栅连接的恒定电压源(第1电压源)，7是与NMOS晶体管4的栅连接的第1输入端子，8是向第1输入端子7施加构成差动信号的一个输入信号vin的第1差动信号源，9是向第1输入端子7施加规定电压的恒定电压源(第2电压源)，10是与NMOS晶体管5的栅连接的第2输入端子，11是向第2输入端子10施加构成差动信号的另一个输入信号-vin的第2差动信号源，12是向第2输入端子10施加规定电压的恒定电压源(第3电压源)，13是与NMOS晶体管3的源和NMOS晶体管4及NMOS晶体管5的漏的连接部位连接的输出端子。另外，对于在图2所示的乘法器中使用的NMOS晶体管3、4和5，为了使互导均匀，要使各自的NMOS晶体管的背栅与该NMOS晶体管的源连接。另外，对于作为偏置用电压源而被给出的电压源6、9和12，可以使用例如用电阻分割电压源1的电源电压等种种方法来实现。
其次，说明其工作。在图2中，设定M1为NMOS晶体管3的漏电流系数，M2为作为同样地形成的NMOS晶体管4和NMOS晶体管5的漏电流系数。另外，设定I1为NMOS晶体管3的漏电流，I2为NMOS晶体管4的漏电流，I3为NMOS晶体管5的漏电流。而且，设定Vdd为电压源1的电源电压值，Vg’为恒定电压源6的电压值，Vg为使恒定电压源9与恒定电压源12的电压值相等的电压值，Vo为输出端子13的电压值。另外，Ve为恒定电压源6的电压值与恒定电压源9的电压值之差，即Vg’＝Vg+Ve。
一旦输出端子13为开路或处于接近于开路的状态，漏电流I1、I2和I3的关系满足I1＝I2+I3。漏电流I1由式(1)给出，漏电流I2由式(2)给出，漏电流I3由式(3)给出。另外，将式(1)、式(2)及式(3)代入I1＝I2+I3，可以得出式(4)。另外，在上式中，Vth表示MOS晶体管的阈值电压。
l1=M12(Ve+Vg-Vo-Vth)2---(1)]]>I2=M22(Vg+vin-Vth)2---(2)]]>I3=M22(Vg-vin-Vth)2---(3)]]>M12·(Ve+Vg-Vo-Vth)2=M22·(Vg+vin-Vth)2+M22·(Vg-vin-Vth)2]]>=M2(Vg-Vth)2+M2·vin2---(4)]]>这里，一旦NMOS晶体管3的漏电流系数M1和NMOS晶体管4及NMOS晶体管5的漏电流系数M2的关系如式(5)所示，用α来表示，就可以从式(4)推导出式(6)。并且，根据a2-b2＝(a+b)(a-b)对式(6)进行因式分解，同时考虑电压值，就可以推导出式(7)。而且，通过解出式(7)的输出电压Vo可以得到式(8)。在式(8)中，由于√内的式子可以对作为变量的输入信号vin取任意次微分，所以使用泰勒展开可以将式(8)变为式(9)所示的那样。
α2=2M2M1(α>0)---(5)]]>(Ve+Vg-Vo-Vth)2-α2·{(Vg-Vth)2+vin2}＝0(6)Ve+Vg-Vo-Vth-α·(Vg-Vth)2+vin2=0---(7)]]>Vo=Ve+Vg-Vth-α·(Vg-Vth)2+vin2]]>=Ve+Vg-Vth-α(Vg-Vth)1+vin2(Vg-Vth)2---(8)]]>Vo=Ve+Vg-Vth-α·(Vg-Vth){1+vin221·(Vg-Vth)2+···}---(9)]]>这里，α＝1，即如果形成NMOS晶体管3、NMOS晶体管4及NMOS晶体管5，使得M1＝2M2，那么输出电压Vo可由式(10)表示的那样被给出。从式(10)可知，输出端子13中的偏置电压等于恒定电压源6与恒定电压源9、12的电压差Ve。所以，如果将电压差Ve设定为电源电压值Vdd的一半的话，乘法器的输出部中的偏置电压就可以为Vdd/2，可以得到最大的动态范围。
Vo≈Ve-vin22(Vg-Vth)---(10)]]>如式(10)所示，可知对图2所示的乘法器而言，得到与输出部中输入信号vin的2次方成正比的电压信号。这里，一旦输入信号作为相位不同的2个信号之和给出，vin如式(11)所示，那么vin2就如式(12)所示被给出。并且，对输出信号而言，一旦用LPF除去高频频段成分，vin2就如式(13)所示被给出。式(13)的第1项表示根据构成输入信号vin的2个信号的电平，因交流成分而产生的DC偏移，第2项表示构成输入信号vin的2个信号的相位检波。
vin＝A·sin(ωt)+B·sin(ωt+θ) (11)vin2=A2·sin2ωt+2ABsinωt·sin(ωt+θ)+B2·sin2(ωt+θ)]]>=A22·(1-cos2ωt)+B22·[1-cos(2ωt+2θ)]]]>+ABcosθ·(1-cos2ωt)+ABsinθ·sin2ωt---(12)]]>vin2=A2+B22+ABcosθ---(13)]]>并且，一旦输入信号作为频率不同的2个信号之和给出，vin如式(14)所示，那么vin2就如式(15)所示被给出。并且，对输出信号而言，一旦用LPF除去高频频段成分，vin2就如式(16)所示被给出。式(16)的第1项表示根据构成输入信号vin的2个信号的电平，因交流成分而产生的DC偏移，第2项表示与构成输入信号vin的2个信号相关的频率变换。
vin＝Asinω1t+Bsinω2t (14)vin2=A2·sin2ω1t+2ABsinω1t·sinω2t+B2·sin2ω2t]]>=A22·(1-cos2ω1t)+B22·[1-cos2ω2t]]]>+ABcos(ω1-ω2)t-ABcos(ω1+ω2)t---(15)]]>vin2=A2+B22+ABcos(ω1-ω2)t---(16)]]>
如上所示，按照式(10)，表示根据输入信号vin得到与vin2成比例的输出信号，按照式(13)，表示可以形成构成输入信号的2个信号的相位检波的特性，按照式(16)，表示可以形成构成输入信号的2个信号的频率变换的特性，由此可知图2表示的电路具有作为混频器的功能。
但是，已知与晶体管的元件特性有关的参数，常常会因为各制造工艺中产生的微妙的制造环境的差异而引起很大的离散性(以下将这种在各制造工艺中产生的晶体管元件特性的离散性称为制造离散性)。然而，对于在同一个芯片上形成的多个NMOS晶体管或多个PMOS晶体管而言，发现各自特性的离散性有相同的趋势。在本发明实施形态1的乘法器中，由于所使用的MOS晶体管的全部都有作为NMOS晶体管而被给出的单沟道结构，所以因制造离散性引起的误差被相互抵消，可以抑制偏置电压和交流成分的变动，使电路工作稳定。
如上所述，根据本实施形态1，由于具有NMOS晶体管3、NMOS晶体管4及NMOS晶体管5、恒定电压源6、恒定电压源9及恒定电压源12而被构成，NMOS晶体管4与NMOS晶体管5被同样地形成，假定恒定电压源9的电压值与恒定电压源12的电压值相同，所使用的MOS晶体管全部作为NMOS晶体管被给出，所以通过向NMOS晶体管4及NMOS晶体管5的栅输入差动信号来作为乘法器工作，即使利用简单的结构也达到可以使电路工作稳定并降低功耗的效果。另外，由于为了得到电压输出无需附加电流镜等，所以可以达到获得良好的频率特性的效果。另外，在本实施形态1中，NMOS晶体管4和NMOS晶体管5作为同样形成的晶体管，但从式(4)等可知，通过以漏电流系数相等的方式来形成NMOS晶体管4及NMOS晶体管5，可以得到达到上述效果的乘法器。进而，在α≠1时，很难将输出端子13处的偏置电压作为恒定电压源6的电压值与恒定电压源9及恒定电压源12的电压值的电压差来设定，但是与上述实施形态1一样，可以得到作为DC电压和与vin2成比例的电压之和的输出电压。所以，在α≠1时，也可以使图2所示的电路作为混频器工作，可以达到同样的效果。
另外，由于以NMOS晶体管3的漏电流系数M1为NMOS晶体管4及NMOS晶体管5的漏电流系数M2的2倍的方式来形成各自的NMOS晶体管，以恒定电压源6的电压值与恒定电压源9及恒定电压源12的电压值的电压差为电源电压值的一半的电压值的Vdd/2的方式而构成，所以，可以使输出部中的偏置电压为Vdd/2，达到可以获得大动态范围的效果。
另外，在本实施形态1中，虽然只使用了NMOS晶体管来构成乘法器，但是也可以只使用PMOS晶体管来构成同样的乘法器。图3是表示本发明实施形态1的乘法器的变例的结构的电路图。在图3中，通过对与图2所示的乘法器的构成要素发挥同等作用的构成要素标以添加了单引号的相同符号来表明它们的对应关系。例如，PMOS晶体管3’、PMOS晶体管4’及PMOS晶体管5’作为分别与NMOS晶体管3、NMOS晶体管4及NMOS晶体管5发挥同等作用的构成要素而被给出。另外，与图2所示的乘法器一样，PMOS晶体管4’与PMOS晶体管5’被同样地形成，恒定电压源9’与恒定电压源12’有相同的电压值，PMOS晶体管3’以具有PMOS晶体管4’和PMOS晶体管5’的漏电流系数的2倍的漏电流系数的方式而形成。另外，加在各自的恒定电压源上的电压值表示将输出端子13’处的偏置电压设定为Vdd/2时的电压值。
实施形态2图4是表示本发明实施形态2的乘法器的结构的电路图。在图4中，21是电压源，22是接地部，23是漏与电压源21连接的NMOS晶体管(第1MOS晶体管)，24是漏与NMOS晶体管23的源连接、源与接地部22连接的NMOS晶体管(第2MOS晶体管)，25是漏与NMOS晶体管23的源连接、源与接地部22连接的NMOS晶体管(第3MOS晶体管)，26是与NMOS晶体管23的栅连接的恒定电压源(第1电压源)，27是与NMOS晶体管24的栅连接的第1输入端子，28是向第1输入端子27施加构成第1差动信号的一个输入信号va的第1差动信号源，29是向第1输入端子27施加规定电压的恒定电压源(第2电压源)，30是与NMOS晶体管25的栅连接的第2输入端子，31是向第2输入端子30施加构成第1差动信号的另一个输入信号-va的第2差动信号源，32是向第2输入端子30施加规定电压的恒定电压源(第3电压源)。
另外，33是漏与电压源21连接的NMOS晶体管(第4MOS晶体管)，34是漏与NMOS晶体管33的源连接、源与接地部22连接的NMOS晶体管(第5MOS晶体管)，35是漏与NMOS晶体管33的源连接、源与接地部22连接的NMOS晶体管(第6MOS晶体管)，36是与NMOS晶体管33的栅连接的恒定电压源(第4电压源)，37是与NMOS晶体管34的栅连接的第3输入端子，38是向第3输入端子37施加构成第2差动信号的一个输入信号vb的第3差动信号源，39是向第3输入端子37施加规定电压的恒定电压源(第5电压源)，40是与NMOS晶体管35的栅连接的第4输入端子，41是向第4输入端子40施加构成第2差动信号的另一个输入信号-vb的第4差动信号源，42是向第4输入端子40施加规定电压的恒定电压源(第6电压源)，43是漏与电压源21连接、栅与NMOS晶体管23的源连接的NMOS晶体管(第7MOS晶体管)，44是漏与NMOS晶体管43的源连接、栅与NMOS晶体管33的源连接、源与接地部22连接的NMOS晶体管(第8MOS晶体管)，45是与NMOS晶体管43的源和NMOS晶体管44的漏的连接部位连接的输出端子。另外，对于图4所示的乘法器中使用的NMOS晶体管23、24、25、33、34、35、43和44而言，为了使互导均匀，要使各自的NMOS晶体管的背栅与该NMOS晶体管的源连接。另外，作为偏置用电压源而被给出的恒定电压源26、29、32、36、39和42可以使用例如用电阻分割电压源21的电源电压等种种方法来实现。
并且，在图4所示的乘法器中，假定NMOS晶体管24与NMOS晶体管25同样地形成，NMOS晶体管34与NMOS晶体管35同样地形成，NMOS晶体管43与NMOS晶体管44同样地形成。另外，假定恒定电压源29、恒定电压源32、恒定电压源39及恒定电压源42的电压值相同。
其次，说明其工作。在图4中，假定M为NMOS晶体管43及NMOS晶体管44的漏电流系数，gm为互导。另外，假定Ia为NMOS晶体管43的漏电流，Ib为NMOS晶体管44的漏电流。另外，假定Vdd为电压源21的电源电压值，Vg1为恒定电压源26的电压值，Vg2为恒定电压源36的电压值，Vg为恒定电压源29、恒定电压源32、恒定电压源39及恒定电压源42的电压值，Va为NMOS晶体管23的源电位，Vb为NMOS晶体管33的源电位，Vo为输出端子45的电位。另外，假定Ve为恒定电压源26的电压值与恒定电压源36的电压值之差，即Vg1＝Vg2+Ve。进而考虑电路结构，设定成恒定电压源36的电压值Vg2如式(17)所示。在式(17)中，β作为1或1以上的数被给出。另外，根据与式(17)及恒定电压源36与恒定电压源26的电压差有关的设定，恒定电压源26的电压值Vg1如式(18)所示。
鉴于恒定电压源26的电压值与恒定电压源29及恒定电压源32的电压值之差为Ve+β·Vg，经过与式(1)～式(10)相同的计算步骤，NMOS晶体管23的源电位Va如式(19)所示被给出。另外，鉴于恒定电压源36的电压值与恒定电压源39及恒定电压源42的电压值之差为β·Vg，经过与式(1)～式(10)相同的计算步骤，NMOS晶体管33的源电位Vb如式(20)所示被给出。另外，为了得到式(19)及式(20)，其前提是满足式(5)的条件，即NMOS晶体管23的漏电流系数为NMOS晶体管24及NMOS晶体管25的漏电流系数的2倍，同时NMOS晶体管33的漏电流系数为NMOS晶体管34及NMOS晶体管35的漏电流系数的2倍。
Vg2＝(1+β)Vg(17)Vg1＝(1+β)Vg+Ve (18)Va=Ve+β·Vg-va22(Vg-Vth)---(19)]]>Vb=β·Vg-vb22(Vg-Vth)---(20)]]>一旦输出端子45为开路或处于接近于开路的状态，漏电流Ia和Ib的关系满足Ia＝Ib。漏电流Ia由式(21)给出，漏电流Ib由式(22)给出。所以，通过将式(21)及式(22)代入Ia＝Ib，就变为Vo＝Va-Vb，输出端子45的电位Vo如式(23)所示被给出。从式(23)可知，输出端子45处的偏置电压与恒定电压源26的电压值与恒定电压源36的电压值的电压差Ve相等。所以，如果将电压差Ve设定为电源电压值Vdd的一半，可使乘法器的输出部处的偏置电压为Vdd/2，就可以得到最大的动态范围。
Ia=M2(Va-Vo-Vth)2=gm2·(Va-Vo-Vth)---(21)]]>Ib=M2(Vb-Vth)2=gm2(Vb-Vth)---(22)]]>Vo=Va-Vb=Ve-va2-vb22·(Vg-Vth)---(23)]]>如式(23)所示，可知在输出部，与第1输入信号va的2次方和第2输入信号vb的2次方之差成比例的电压信号被输出。这里，一旦第1输入信号va作为频率不同的2个信号之和如式(24)所示被给出，第2输入信号vb作为频率不同的2个信号之差如式(25)所示被给出，那么第1输入信号va的2次方与第2输入信号vb的2次方之差就如式(26)所示被推导出来。并且，对于输出信号而言，一旦用LPF除去高频频段成分，输出端子45的电位Vo就如式(27)所示被给出。式(2 7)右边第2项表示与构成第1输入信号va及第2输入信号vb的频率不同的2个信号有关的频率变换。
va＝Asinω1t+Bsinω2t (24)vb＝Asinω1t-Bsinω2t (25)va2-vb2＝A2sin2ω1t+2ABsinω1tsinω2t+B2sin2ω2t-A2sin2ω1t+2ABsinω1tsinω2t-B2sin2ω2t＝4ABsinω1tsinω2t＝2ABcos(ω1-ω2)t-2ABcos(ω1+ω2)t (26)Vo=Va-Vb=Ve-ABcos(ω1-ω2)tVg-Vth---(27)]]>另外，一旦第1输入信号va作为频率相同仅相位不同的2个信号之和被给出，第2输入信号vb作为频率相同仅相位不同的2个信号之差被给出，那么经过与上述同样的计算步骤，输出端子45的电位Vo就如式(28)所示被给出。式(28)右边第2项表示与构成第1输入信号va及第2输入信号vb的频率相同仅相位不同的2个信号有关的相位检波。
Vo=Ve-ABcos{ω1t-(ω1t+θ)}Vg-Vth=Ve-ABcosθVg-Vth---(28)]]>如上所示，按照式(23)，表示根据第1输入信号va及第2输入信号vb得到与va2-vb2成比例的输出信号，按照式(27)，表示可以形成构成输入信号va、vb的2个信号的频率变换的特性，按照式(28)，表示可以形成构成输入信号va、vb的2个信号的相位检波的特性，从而可知图4所示的电路具有作为混频器的功能。进而，从式(27)和式(28)可知，在图4所示的乘法器中，在输出部可以去除因交流成分而产生的DC偏移。进而，由于在图4所示的乘法器中使用的MOS晶体管的全部都有作为NMOS晶体管而被给出的单沟道结构，所以由制造离散性引起的误差被相互抵消，可以抑制偏置电压和交流成分的变动，使电路工作稳定。
如上所示，根据本实施形态2，由于构成为具备NMOS晶体管23、24、25、33、34、35、43和44，分别与NMOS晶体管23、24、25、33、34和35的栅连接的恒定电压源26、29、32、36、39和42，假定恒定电压源29、32、39和42的电压值相同，NMOS晶体管24与NMOS晶体管25被同样地形成，NMOS晶体管34与NMOS晶体管35被同样地形成，NMOS晶体管43与NMOS晶体管44被同样地形成，所以通过向NMOS晶体管24及NMOS晶体管25的栅输入第1差动信号，同时向NMOS晶体管34及NMOS晶体管35的栅输入第2差动信号来作为乘法器工作，达到即使利用简单的结构也可以使电路工作稳定并降低功耗的效果。另外，还达到可以去除乘法器的输出部中因交流成分而产生的DC偏移的效果。进而，由于为了得到电压输出无需附加电流镜等，所以达到可以获得良好的频率特性的效果。另外，在本实施形态2中，NMOS晶体管24与NMOS晶体管25、NMOS晶体管34与NMOS晶体管35、NMOS晶体管43与NMOS晶体管44分别同样地形成，与实施形态1一样通过使各自的漏电流系数互相相等来形成，可以得到达到上述效果的乘法器。
另外，由于NMOS晶体管23被形成为具有NMOS晶体管24及NMOS晶体管25的漏电流系数的2倍的漏电流系数，NMOS晶体管33被形成为具有NMOS晶体管34及NMOS晶体管35的漏电流系数的2倍的漏电流系数，使恒定电压源26的电压值与恒定电压源36的电压值的电压差为电源电压值的一半的电压值Vdd/2，所以可以使输出部中的偏置电压为Vdd/2，达到可以获得大动态范围的效果。
另外，在本实施形态2中，虽然只使用了NMOS晶体管来构成乘法器，但是也可以只使用PMOS晶体管来构成同样的乘法器。图5是表示本发明实施形态2的乘法器的变例的结构的电路图。在图5中，通过对与图4所示的乘法器的构成要素发挥同等作用的构成要素标以添加了单引号的相同符号来表明它们的对应关系。例如，PMOS晶体管23’、PMOS晶体管24’及PMOS晶体管25’作为分别与NMOS晶体管23、NMOS晶体管24及NMOS晶体管25发挥同等作用的构成要素而被给出。另外，与图4所示的乘法器一样，恒定电压源29’、恒定电压源32’、恒定电压源39’和恒定电压源42’有相同的电压值。另外，PMOS晶体管24’与PMOS晶体管25’被同样地形成，同时PMOS晶体管23’以其漏电流系数为PMOS晶体管24’及PMOS晶体管25’的漏电流系数的2倍的方式而形成。另外，PMOS晶体管34’与PMOS晶体管35’被同样地形成，同时PMOS晶体管33’以其漏电流系数为PMOS晶体管34’和PMOS晶体管35’的漏电流系数的2倍的方式而形成。进而，PMOS晶体管43’与PMOS晶体管44’被同样地形成。另外，加在各自的恒定电压源上的电压值表示将输出端子45’处的偏置电压设定为Vdd/2时的电压值。
实施形态3图6是表示本发明实施形态3的乘法器的结构的电路图。在图6中，51是电压源，52是接地部，53是漏与电压源51连接的NMOS晶体管(第1MOS晶体管)，54是漏与NMOS晶体管5 3的源连接的NMOS晶体管(第2MOS晶体管)、55是漏与NMOS晶体管54的源连接的NMOS晶体管(第3MOS晶体管)，5 6是漏与NMOS晶体管54的源连接的NMOS晶体管(第4MOS晶体管)，57是与NMOS晶体管53的栅连接的恒定电压源(第1电压源)，58是与NMOS晶体管54的栅连接的恒定电压源(第2电压源)，59是与NMOS晶体管55的栅连接的第1输入端子，60是向第1输入端子59施加构成第1差动信号的一个输入信号va的第1差动信号源，61是向第1输入端子59施加规定电压的恒定电压源(第3电压源)，62是与NMOS晶体管56的栅连接的第2输入端子，63是向第2输入端子62施加构成第1差动信号的另一个输入信号-va的第2差动信号源，64是向第2输入端子62施加规定电压的恒定电压源(第4电压源)。
另外，65是漏与电压源51连接的NMOS晶体管(第5MOS晶体管)，66是漏与NMOS晶体管65的源连接的NMOS晶体管(第6MOS晶体管)，67是漏与NMOS晶体管66的源连接的NMOS晶体管(第7MOS晶体管)，68是漏与NMOS晶体管66的源连接的NMOS晶体管(第8MOS晶体管)，69是与NMOS晶体管65的栅连接的恒定电压源(第5电压源)，70是与NMOS晶体管66的栅连接的恒定电压源(第6电压源)，71是与NMOS晶体管67的栅连接的第3输入端子，72是向第3输入端子71施加构成第2差动信号的一个输入信号vb的第3差动信号源，73是向第3输入端子71施加规定电压的恒定电压源(第7电压源)，74是与NMOS晶体管68的栅连接的第4输入端子，75是向第4输入端子74施加构成第2差动信号的另一个输入信号-vb的第4差动信号源，76是向第4输入端子74施加规定电压的恒定电压源(第8电压源)。
另外，77是漏与电压源51连接、栅与NMOS晶体管53的源连接的NMOS晶体管(第9MOS晶体管)，78是漏与NMOS晶体管77的源连接、栅与NMOS晶体管66的源连接、源与接地部52连接的NMOS晶体管(第10MOS晶体管)，79是漏与电压源51连接、栅与NMOS晶体管65的源连接的NMOS晶体管(第11MOS晶体管)，8O是漏与NMOS晶体管79的源连接、栅与NMOS晶体管54的源连接、源与接地部52连接的NMOS晶体管(第12MOS晶体管)，81是与NMOS晶体管77的源和NMOS晶体管78的漏的连接部位连接的第1输出端子，82是与NMOS晶体管79的源和NMOS晶体管80的漏的连接部位连接的第2输出端子。另外，对于图6所示的乘法器中使用的NMOS晶体管53、54、55、56、65、66、67、68、77、78、79和80而言，为了使互导均匀，要使各自的背栅与该晶体管的源连接。并且，对于作为偏置用电压源被给出的恒定电压源57、58、61、64、69、70、73和76而言，可以使用例如用电阻分割电压源51的电源电压等种种方法来实现。
另外，在图6所示的乘法器中，假定NMOS晶体管55与NMOS晶体管56同样地形成，NMOS晶体管67与NMOS晶体管68同样地形成，NMOS晶体管77与NMOS晶体管78同样地形成，NMOS晶体管79与NMOS晶体管80同样地形成。另外，假定恒定电压源57与恒定电压源69的电压值相同，恒定电压源58与恒定电压源70的电压值相同，恒定电压源61、恒定电压源64、恒定电压源73及恒定电压源76的电压值相同。
其次，说明其工作。在图6中，假定Vg1为恒定电压源57及恒定电压源69的电压值，Vg2为恒定电压源58及恒定电压源70的电压值，Vg为恒定电压源61、恒定电压源64、恒定电压源73及恒定电压源76的电压值，Va为NMOS晶体管54的源电位，Va’为NMOS晶体管53的源电位，Vb为NMOS晶体管66的源电位，Vb’为NMOS晶体管65的源电位，Vo为输出端子81的电位，Vo’为输出端子82的电位。另外，假定Ve为恒定电压源57及恒定电压源69的电压值与恒定电压源58及恒定电压源70的电压值之差，即Vg1＝Vg2+Ve。进而考虑电路结构，设定成恒定电压源58及恒定电压源70的电压值Vg2如式(29)所示。在式(29)中，β作为1或1以上的数被给出。另外，根据与式(29)以及恒定电压源58及恒定电压源70与恒定电压源57及恒定电压源69的电压差有关的设定，恒定电压源57及恒定电压源69的电压值Vg1如式(30)所示被给出。
Vg2＝(1+β)Vg (29)Vg1＝Ve+(1+β)Vg(30)鉴于恒定电压源58的电压值与恒定电压源61及恒定电压源64的电压值之差为β·Vg，经过与式(1)～式(10)相同的计算步骤，NMOS晶体管54的源电位Va如式(31)所示被给出。同样，鉴于恒定电压源70的电压值与恒定电压源73及恒定电压源76的电压值之差为β·Vg，NMOS晶体管66的源电位Vb如式(32)所示被给出。另外，鉴于恒定电压源57的电压值与恒定电压源61及恒定电压源64的电压值之差为Ve+β·Vg，经过与式(1)～式(10)相同的计算步骤，NMOS晶体管53的源电位Va’如式(33)所示被给出。同样，鉴于恒定电压源69的电压值与恒定电压源73及恒定电压源76的电压值之差为Ve+β·Vg，NMOS晶体管65的源电位Vb’如式(34)所示被给出。这里，为了得到式(31)、式(32)、式(33)及式(34)，其前提是满足式(5)的条件，即NMOS晶体管53及NMOS晶体管54的漏电流系数为NMOS晶体管55及NMOS晶体管56的漏电流系数的2倍，同时NMOS晶体管65及NMOS晶体管66的漏电流系数为NMOS晶体管67及NMOS晶体管68的漏电流系数的2倍。
Va=β·Vg-va22(Vg-Vth)---(31)]]>Vb=β·Vg-vb22(Vg-Vth)---(32)]]>Va′=Ve+β·Vg-va22(Vg-Vth)---(33)]]>Vb′=Ve+β·Vg-vb22(Vg-Vth)---(34)]]>接着，一旦输出端子81为开路或处于接近于开路的状态，经过与式(21)及式(22)相同的计算步骤，变为Vo＝Va’-Vb，输出端子81的电位Vo如式(35)所示被给出。另外，一旦输出端子82为开路或处于接近于开路的状态，经过与式(21)及式(22)相同的计算步骤，变为Vo’＝Vb’-Va，输出端子82的电位Vo’如式(36)所示被给出。从式(35)及式(36)可知，输出端子81及输出端子82处的偏置电压与恒定电压源57及恒定电压源69的电压值和恒定电压源58及恒定电压源70的电压值的电压差Ve相等。所以，如果将电压差Ve设定为电源电压值Vdd的一半，乘法器输出部中的偏置电压可以为Vdd/2，就可以得到最大的动态范围。
Vo=Va′-Vb=Vdd2-va2-vb22(Vg-Vth)---(35)]]>Vo′=Vb′-Va=Vdd2-vb2-va22(Vg-Vth)---(36)]]>如式(35)及式(36)所示，可知在输出端子81及输出端子82中，与第1输入信号va的2次方和第2输入信号vb的2次方之差成比例的电压信号被作为差动输出而得到。另外，与使用式(25)～式(28)对式(2 3)进行解析一样，通过对式(35)及式(36)进行解析，可知图6所示的乘法器具备可形成构成输入信号va、vb的2个信号的频率变换及相位检波的特性，有作为混频器的功能。进而，由于在本实施形态3中对于输出信号处的交流成分而言，可以得到与式(27)及式(28)相同的式子，所以可以去除输出部中因交流成分而产生的DC偏移。进而，由于在图6所示的乘法器中使用的MOS晶体管的全部都有作为NMOS晶体管而被给出的单沟道结构，所以因制造离散性引起的误差被相互抵消，可以抑制偏置电压和交流成分的变动，使电路工作稳定。
如上所述，根据本实施形态3，由于具备NMOS晶体管53、54、55、56、65、66、67、68、77、78、79和80，分别与NMOS晶体管53、54、55、56、65、66、67和68的栅连接的恒定电压源57、58、61、64、69、70、73和76，假定恒定电压源61、64、73和76的电压值相同，NMOS晶体管55与NMOS晶体管56被同样地形成，NMOS晶体管67与NMOS晶体管68被同样地形成，NMOS晶体管77与NMOS晶体管78被同样地形成，NMOS晶体管79与NMOS晶体管80被同样地形成，所以通过向NMOS晶体管55及NMOS晶体管56的栅输入第1差动信号，同时向NMOS晶体管67及NMOS晶体管68的栅输入第2差动信号来作为乘法器工作，达到即使利用简单的结构也可以使电路工作稳定并降低功耗的效果。另外，在得到乘法器的输出作为差动信号的同时，还达到可以去除乘法器的输出部中因交流成分而产生的DC偏移的效果。进而，由于为了得到电压输出无需附加电流镜等，所以达到可以获得良好的频率特性的效果。另外，在本实施形态3中，假定NMOS晶体管55与NMOS晶体管56、NMOS晶体管67与NMOS晶体管68、NMOS晶体管77与NMOS晶体管78、NMOS晶体管79与NMOS晶体管80分别同样地形成，通过与实施形态1一样使各自的漏电流系数互相相等来形成，可以得到达到上述效果的乘法器。
另外，由于NMOS晶体管53及NMOS晶体管54被形成为具有NMOS晶体管55及NMOS晶体管56的漏电流系数的2倍的漏电流系数，NMOS晶体管65及NMOS晶体管66被形成为具有NMOS晶体管67及NMOS晶体管68的漏电流系数的2倍的漏电流系数，使恒定电压源57与恒定电压源69具有相同的电压值，恒定电压源58与恒定电压源70具有相同的电压值，恒定电压源57及恒定电压源69的电压值与恒定电压源58及恒定电压源70的电压值的电压差为电压源51的电源电压值的一半的Vdd/2，所以可以使输出部中的偏置电压为Vdd/2，达到可以获得大动态范围的效果。
另外，本实施形态3中，虽然只使用了NMOS晶体管来构成乘法器，但是也可以只使用PMOS晶体管来构成同样的乘法器。图7是表示本发明实施形态3的乘法器的变例的结构的电路图。在图7中，通过对与图6所示的乘法器的构成要素发挥同等作用的构成要素标以添加了单引号的相同符号来表明它们的对应关系。例如，PMOS晶体管53’、PMOS晶体管54’、PMOS晶体管55’及PMOS晶体管56’作为分别与NMOS晶体管53、NMOS晶体管54、NMOS晶体管55及NMOS晶体管56发挥同等作用的构成要素而被给出。另外，与图6所示的乘法器一样，恒定电压源61’与恒定电压源73’有相同的电压值、恒定电压源57’与恒定电压源69’有相同的电压值、恒定电压源58’与恒定电压源70’有相同的电压值。另外，PMOS晶体管55’与PMOS晶体管56’被同样地形成，同时PMOS晶体管53’及PMOS晶体管54’被形成为具有PMOS晶体管55’、56’的漏电流系数的2倍的漏电流系数。另外，PMOS晶体管67’与PMOS晶体管68’被同样地形成，同时PMOS晶体管65’及PMOS晶体管66’被形成为具有PMOS晶体管67’、68’的漏电流系数的2倍的漏电流系数。进而，PMOS晶体管77’与PMOS晶体管78’被同样地形成，同时PMOS晶体管79’与PMOS晶体管80’被同样地形成。另外，加在各自的恒定电压源上的电压值表示将输出端子81’和输出端子82’处的偏置电压设定为Vdd/2时的电压值。
另外，利用上述实施形态1至实施形态3所说明的乘法器，并不限定本申请的发明，而是意在举例说明而被公开。本发明的技术范围是由权利要求书的范围的记载来确定的，在记载在权利要求书中的技术范围内可以有种种设计上的变化。
工业上的可利用性如上所示，按照本发明的乘法器，即使利用简单的结构也可以使电路工作稳定并降低功耗，由于为了得到电压输出无需附加电流镜等，所以可以获得良好的频率特性。另外，还可以去除乘法器的输出部中因交流成分而产生的DC偏移。
进而，可以将输出部中的偏置电压设定为电源电压的大约一半的电压值，可以获得大动态范围。
权利要求
1.一种乘法器，其特征在于具有以下结构第1MOS晶体管；漏与上述第1MOS晶体管的源连接的第2MOS晶体管；以及漏与上述第1MOS晶体管的源连接的第3MOS晶体管，与上述第1MOS晶体管的栅连接的第1电压源；与上述第2MOS晶体管的栅连接的第2电压源；以及与上述第3MOS晶体管的栅连接的第3电压源，上述第2MOS晶体管和上述第3MOS晶体管以具有大体相同的漏电流系数的方式而形成，假定上述第2电压源的电压值与上述第3电压源的电压值大体相同，上述第1MOS晶体管至上述第3MOS晶体管的全部都是作为NMOS晶体管或PMOS晶体管中的某一种MOS晶体管而被给出的。
2.如权利要求1所述的乘法器，其特征在于第1MOS晶体管以具有第2MOS晶体管及第3MOS晶体管的漏电流系数的大约2倍的漏电流系数的方式而形成，假定第1电压源的电压值和第2电压源及第3电压源的电压值的电压差为电源电压值的大约一半的电压值。
3.一种乘法器，其特征在于具有以下结构第1MOS晶体管；漏与上述第1MOS晶体管的源连接的第2MOS晶体管及第3MOS晶体管；第4MOS晶体管；漏与上述第4MOS晶体管的源连接的第5MOS晶体管及第6MOS晶体管；栅与上述第1MOS晶体管的源连接的第7MOS晶体管；以及漏与上述第7MOS晶体管的源连接、栅与上述第4MOS晶体管的源连接的第8MOS晶体管，与上述第1MOS晶体管的栅连接的第1电压源；与上述第2MOS晶体管的栅连接的第2电压源；与上述第3MOS晶体管的栅连接的第3电压源；与上述第4MOS晶体管的栅连接的第4电压源；与上述第5MOS晶体管的栅连接的第5电压源；以及与上述第6MOS晶体管的栅连接的第6电压源，假定上述第2电压源的电压值、上述第3电压源的电压值、上述第5电压源的电压值及上述第6电压源的电压值大体相同，上述第2MOS晶体管和上述第3MOS晶体管以具有大体相同的漏电流系数的方式而形成；上述第5MOS晶体管和上述第6MOS晶体管以具有大体相同的漏电流系数的方式而形成；以及上述第7MOS晶体管和上述第8MOS晶体管以具有大体相同的漏电流系数的方式而形成，上述第1MOS晶体管至上述第8MOS晶体管的全部都是作为NMOS晶体管或PMOS晶体管中的某一种MOS晶体管而被给出的。
4.如权利要求3所述的乘法器，其特征在于第1MOS晶体管以具有第2MOS晶体管及第3MOS晶体管的漏电流系数的大约2倍的漏电流系数的方式而形成；第4MOS晶体管以具有第5MOS晶体管及第6MOS晶体管的漏电流系数的大约2倍的漏电流系数的方式而形成，第1电压源的电压值与第4电压源的电压值的电压差为电源电压值的大约一半的电压值。
5. 一种乘法器，其特征在于具有以下结构第1MOS晶体管；漏与上述第1MOS晶体管的源连接的第2MOS晶体管；漏与上述第2MOS晶体管的源连接的第3MOS晶体管及第4MOS晶体管；第5MOS晶体管；漏与上述第5MOS晶体管的源连接的第6MOS晶体管；漏与上述第6MOS晶体管的源连接的第7MOS晶体管及第8MOS晶体管；栅与上述第1MOS晶体管的源连接的第9MOS晶体管；漏与上述第9MOS晶体管的源连接、栅与上述第6MOS晶体管的源连接的第1 0MOS晶体管；栅与上述第5MOS晶体管的源连接的第11MOS晶体管；以及漏与上述第11MOS晶体管的源连接、栅与上述第2MOS晶体管的源连接的第12MOS晶体管，与上述第1MOS晶体管的栅连接的第1电压源；与上述第2MOS晶体管的栅连接的第2电压源；与上述第3MOS晶体管的栅连接的第3电压源；与上述第4MOS晶体管的栅连接的第4电压源；与上述第5MOS晶体管的栅连接的第5电压源；与上述第6MOS晶体管的栅连接的第6电压源；与上述第7MOS晶体管的栅连接的第7电压源；以及与上述第8MOS晶体管的栅连接的第8电压源，假定上述第3电压源的电压值、上述第4电压源的电压值、上述第7电压源的电压值及上述第8电压源的电压值大体相同，上述第3MOS晶体管和上述第4MOS晶体管以具有大体相同的漏电流系数的方式而形成；上述第7MOS晶体管和上述第8MOS晶体管以具有大体相同的漏电流系数的方式而形成；上述第9MOS晶体管和上述第10MOS晶体管以具有大体相同的漏电流系数的方式而形成；以及上述第11MOS晶体管和上述第12MOS晶体管以具有大体相同的漏电流系数的方式而形成，上述第1MOS晶体管至上述第12MOS晶体管的全部都是作为NMOS晶体管或PMOS晶体管中的某一种MOS晶体管而被给出的。
6.如权利要求5所述的乘法器，其特征在于第1MOS晶体管及第2MOS晶体管以具有第3MOS晶体管及第4MOS晶体管的漏电流系数的大约2倍的漏电流系数的方式而形成；第5MOS晶体管及第6MOS晶体管以具有第7MOS晶体管及第8MOS晶体管的漏电流系数的大约2倍的漏电流系数的方式而形成，假定第1电压源的电压值与第5电压源的电压值大体相同；假定第2电压源的电压值与第6电压源的电压值大体相同，假定上述第1电压源及上述第5电压源的电压值与上述第2电压源及上述第6电压源的电压值的电压差为电源电压值的大约一半的电压值。
全文摘要
为了补偿偏置电压的变动等，使用了MOS晶体管的现有乘法器有必要在输出部等处附加复杂的校正用电路，有在增大电路规模的同时增加功耗的问题。在本发明的乘法器中，具有NMOS晶体管(3、4、5)和分别与NMOS晶体管(3、4、5)的栅连接的恒定电压源(6、9、12)的结构，假定恒定电压源(9)的电压值与恒定电压源(12)的电压值相同，NMOS晶体管(4)与NMOS晶体管(5)被同样地形成。
文档编号G06G7/16GK1608272SQ02826129
公开日2005年4月20日 申请日期2002年11月29日 优先权日2001年12月25日
发明者平林敦志, 小森健司 申请人:索尼株式会社